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Intel_IA32_C_CPU
- 剖析Intel IA32 架构下C 语言及CPU 浮点数机制 Version 0.01 哈尔滨工业大学 谢煜波 （email: xieyubo@126.com 网址:http://purec.binghua.com） （QQ:13916830 哈工大紫丁香BBSID:iamxiaohan） 前言 这两天翻看一本C 语言书的时候，发现上面有一段这样写到 例：将同一实型数分别赋值给单精度实型和双精度实型，然后打印输出。 #include <stdio.h>
doublemult
- 设计了一个双精度浮点乘法器。该器件采用改进的BOO TH 算法产生部分积, 用阵列和 树的混合结构实现对部分积的相加, 同时, 还采用了快速的四舍五入算法, 以提高乘法器的性能。把 设计的乘法器分为4 级流水线, 用FPGA 进行了仿真验证, 结果正确 并对FPGA 实现的时序结果 进行了分析。-Designed a double-precision floating-point multiplier. The device uses an improved algorithm fo
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- 本文介绍了基于可控电流源的高精度高细分数步进电机细分驱动方法，采用 PwM(脉冲宽度调制)和5阶巴特沃斯低通滤波器实现了双14位精度较高的DAc，用 于控制精密可控电流源的电流输出，使得励磁线圈中流经的电流为稳定的直流，实现 了步进电机低噪声，高稳定度的细分驱动运行。 -This article describes the controlled current source based on the subdivision number of high precision ste
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- 编制程序完成两个已知双精度数（4字节）A和B相加并将结果存入双精度变量单元SUM中（不考虑溢出）-Programmed to complete two known double-precision number (4 bytes) A and B added together and the results stored in double precision variable unit SUM (without regard to overflow)
LabVlEW-data-acquisition-system
- 基于LabVl EW的数据采集系统设计 江西理工大学机电工程学院(34looo) 曾 璐 陆荣双 摘要随着计算机技术及虚拟仪器技术的迅速发展，虚拟仪器正逐渐成为测试领域的发展方向。文 章介绍了一种利用数据采集卡LabJack u12基于LabVIEW进行数据采集的系统设计方法，该系统数据 采集方便，精度高。 关键词 数据采集LabJack U12虚拟仪器-LabVl EW-based data acquisition system of Jiangxi University
FPGA-based-Torque-and-Flux-Estimator-_IREE
- This paper presents a new design of the torque and stator flux estimators for Direct Torque control (DTC) for Field Programmable Gate Array (FPGA) implementation, which permit very fast calculations. An alternative variable word-size approach in
32adc
- ADC analog-digital conversion 双ADC线性拟合的高精度模数转换技术.-Double-precision linear regression ADC analog-digital conversion technology
CS
- Double precision Multiple precision addition, subtraction and multiplication are easy to implement, while division is much more problematic and will require the largest section in this essay.
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- AN FPGA BASED HIGH SPEED IEEE-754 DOUBLE PRECISION FLOATING POINT MULTIPLIER
double_dec2bin
- matlab将双精度十进制数转换成二进制数-matlab convert double-precision decimal to binary ..
fp_adder_subtractor
- 本文介绍用于计算IEEE 754标准的双精度64位浮点二进制数加/减法硬件架构。-In this article, an optimized pipeline hardware architecture for computing IEEE 754 standard double precision 64-bit floating point binary number addition/subtraction was proposed.