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DDCFPGA
- 针对DVB-T标准ETSI EN 300 744 V1.5.1,设计了可用于DVB-T接收整机的多速率DDC模块,并在FPGA中仿真实现.在复用数字振荡混频模块的基础上,根据输入信号的不同带宽(6M/8MHz)选择不同的抽取滤波器组完成抽取因子为3或4的多速率处理任务,利用两级半带滤波器(HBF)级联完成4倍抽取滤波,单级奈奎斯特滤波器完成3倍抽取滤波.-For the DVB-T standard ETSI EN 300 744 V1.5.1, designed for DVB-T recei
median
- 中值滤波的实现，该代码使用的是verilog 语言 module median(clk,reset,load,din,mult,dout,over,a3,b3,c3,a2,b2,c2,a1,b1,c1)-Median filter implementation, the code using verilog language module median (clk, reset, load, din, mult, dout, over, a3, b3, c3, a2, b2, c2, a1,
april2010_1
- 基于FPGA的方向滤波指纹图像增强算法实现，本文利用FPGA具有丰富寄存器资源、可满足高速系统设计等特点，设计了一种基于FPGA纯硬件方式实现方向滤波的指纹图像增强算法。设计采用寄存器传输级（RTL）硬件描述语言（Verilog HDL），利用时分复用和流水线处理等技术，完成了方向滤波指纹图像增强算法在FPGA上的实现。-Directional filtering fingerprint image enhancement algorithm based on FPGA using the FP
zhongzhilvbo
- 中值滤波的ＦＰＧＡ（Verilog语言）实现方法，可以作为通信，图像专业的编程参考， -Median filter FPGA (Verilog language) implementation can be used as communication, professional programming reference image,
18.基于2.4GHz的数字基带系统设计与实现
- 首先设计了 2.4GHz 数字基带系统的架构，该架构包括模拟前端、数字 基带、寄存器、协议处理和 I/O 等模块，其中，数字基带模块由发送子系统和接收 子系统构成。基于该架构，使用 Verilog HDL （hardware descr iption language，硬件 描述语言）设计了数字基带发送子系统，该发送子系统由 PPDU、symbol-to-chip、 chip-to-precode、 CRC 和白化五个模块组成，采用 symbol-to-chip 和 chip-to-pr