搜索资源列表
指令译码电路的设计
- 指令译码电路的设计。 主要用在数字电路的设计中。 所用语言为Verilog HDL.-instruction decoder circuit design. Mainly used in digital circuit design. The language used for Verilog HDL.
数字钟的设计
- 数字式计时器一般都由震荡器，分频器，译码器及显示几部分组成。其中震荡器和分频器组成标准秒信号发生器，接成各种不同进制的计数器组成计时系统，译码器，显示器组成显示系统，另外一些组合电路组成校时调节系统。-digital timer usually are oscillator, dividers, decoder and display several parts. Which oscillator and divider standard component signal generator s
clk_vhdl
- Quartus II工程压缩文件，是一个典型的基于FPGA的数字钟工程项目，有50MHz分频、计数、译码等模块。采用VHDL语言编写。-Quartus II project files, is a typical FPGA-based digital clock project, there are sub-50MHz frequency, counting, decoding modules. Using VHDL language.
huffman
- 根据对二叉树知识的理解,实现对最优二叉树哈夫曼树的构造,遍历,然后实现编码,译码的功能,结果保存到文件中. 输入要进行编码的字符段,统计对字符的出现次数即为权值,根据权值建立哈夫曼树,由哈夫曼树可得到各字符的编码,反过来可得数字译码,保存到文件中 -Based on a binary tree of knowledge of understanding, to achieve the optimal Huffman tree binary tree structure, traverse
q
- 数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出
dianzsz
- 学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。-Learning digital circuits in the basic RS flip-flops, monostable multivibrator, clock generator and counting, decoding display unit integrated circuit applications.
ps
- RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计-RS (204188) decoder design of asynchronous FIFO design application design sequence was pseudo-CORDIC design of digital computer design CIC divider design Le Hua
John.Wiley.and.Sons.Essentials.of.Error.Control.Co
- 第1章 用于可靠数字传输和存储的编码 第2章 代数引论 第3章 线性分组码 第4章 重要的线性分组吗 第5章 循环码 第6章 二进制BCH码 第7章 非二进制BCH码、RS码及其译码算法 第8章 大数逻辑可译码有限几何码 第9章 线性分组码的网络 第10章 基于可靠性的线性分组码软判决译码算法 第11章 卷积码 第12章 卷积码的最优译码 第13章 卷积码的次优译码 第14章 基于网络的软判决译码算法 第15章 级联编码、码分解与多阶段译码
qwe
- ：本设计采用集成芯片ICL7107作为数字电压表的A／D转换及锁存和译码模块，使得电路具有设计 简单、集成度及可靠性高的特点。该系统设计了自动切换量程功能，能够实现0～199mV、0-1．99V、0～19．99V、 0～199．9V、0～1999V，共5个量程电压值的测量。本系统做成了电路板，进行了测试，得到了良好的测试结果。-: This design uses a chip as a digital voltage meter ICL7107 the A/D conversion a
LDPCBSN
- LDPC码既低密度奇偶校验码（Low Density Parity Check Code，LDPC），它由Robert G.Gallager博士于1963年提出的一类具有稀疏校验矩阵的线性分组码，不仅有逼近Shannon限的良好性能，而且译码复杂度较低, 结构灵活，是近年信道编码领域的研究热点，目前已广泛应用于深空通信、光纤通信、卫星数字视频和音频广播等领域。LDPC码已成为第四代通信系统(4G) -LDPC codes BER simulation under AWGN channel.
Digitalelectricclock
- 数字电子钟是一种精确的计时工具，它精确显示秒、分、时，是一种比传统机械表更灵活方便的钟表。还可附加闹铃，报时等功能。因而在日常生活的各种领域应用广泛。数字电子钟由秒信号发生器、“时、分、秒”计数器，译码器及显示器，校时电路组成。秒信号发生器是整个系统的时基信号，作为秒脉冲送入计数器，计数结果通过“时、分、秒”译码器显示时间 -Digital electric clock is an exact timing tool, it is precisely that, when, is a more
sheji2
- 一个秒表的硬件设计，学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。-The hardware design of a stopwatch, learn basic digital circuit in the RS flip-flops, monostable multivibrator, the clock generator and counting, decoding display unit integrated circuit applic
clk
- Quartus II工程压缩文件，是一个典型的基于FPGA的数字钟工程项目，有50MHz分频、计数、译码等模块。-Quartus II project files, is a typical FPGA-based digital clock project, there are sub-50MHz frequency, counting, decoding modules.
shuziqiangdaqi123
- 数字抢答器（数字电路）【课程设计】数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。经过布线、焊接、调试等工作后数字抢答器成形。-Answer the number of devices (digital circuit) curriculum design】 【Answer is controlled b
cml
- 基于Verilog的数字基带通信系统 3. 项目描述：本系统为通信原理课程设计课题之一，用Verilog语言编写数字基带通信系统的应用程序，完成P=31的m序列的生成，并进行HDB3编码传输，在接收端进行译码接收。-Verilog-based digital baseband communication system 3. Project Descr iption: The system is one of the topics Communication Theory course des
paobiao
- 数字跑表，VHDL语言描述，已经过实验,包含有分频计、计数器，显示译码器-It has been tested,and it is described by VHDL.
led
- 七段LED数码显示器是数字系统中常用的数码显示元件，二进制数不能直接在LED数码管上显示，需要用一个BCD七段译码器进行译码。下图给出了一个七段显示译码器的框图及相应的七段LED数码管的示意图。-Seven-segment LED digital display is commonly used in digital systems digital display devices, a binary number can not be directly displayed on the LED
xiandaiyidongtongxin
- 介绍了目前在数字无线通信中常用的一种向前纠错编码卷积码编码和Viterbi解码的原 理，并采用TOP—DOWN的设计思想，利用相关的EDA工具软件进行设计。并将卷积码编码器、Viterbi译码器设计下载到Ahera公司的FPGA芯片上进行仿真，得到了预期的设计结果。-Viterbi
shuzi
- 设计一个采用数字电路实现,对时,分,秒.数字显示的计时装置,周期为24小时，显示满刻度为23时59分59秒，并具有校时功能和报时功能的数字电子钟。电路主要采用中规模集成电路.本系统的设计电路由脉冲逻辑电路模块、时钟脉冲模块、时钟译码显示电路模块、整电报时模块、校时模块等部分组成。采用电池作电源，采用低功耗的芯片及液晶显示器，发生器使用石英晶振、计数振荡器CD4060及双D触发器74LS74，计数器采用同步双十进制计数器74LS160，锁存译码器是74LS248，整电报时电路用74LS74，74L
测试程序
- 数字模块的通讯以及计算，工业自动化测量的实例(Communication and computation of digital modules, examples of industrial automation measurements)