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简易电子钟
- 使用数码管动态显示方式实现简易电子钟： 显示格式：XX XX XX XX — 时 分 秒 按reset健 初始为12:00:00 全使用verilog语言
Verilog代码编写规范
- 在一个项目组内部、一个项目的进程中，应该有一套类似的代码编写规范来作为约束。 总的方向是，努力写整洁、可读性好的代码
verilog HDL任务与函数代码
- 1、 了解verilog HDL任务与函数的定义及格式 2、 掌握函数与任务的定义与调用 3、 掌握函数与任务在使用时的区别 4、 掌握任务与函数的具体应用
rgb2ycrcb.rar
- RGB转为YCBCR格式的verilog源代码，对熟悉verilog编程有帮助,RGB to YCbCr format Verilog source code, to people familiar with Verilog programming help
CPU
- verilog编写CPU： 1. 哈佛存储器结构，大端格式； 2. 类MIPS精简指令集，支持子程序调用和软中断； 3. 实现了乘除法； 4. 五级流水线，工作频率可达80MHz（每个时钟周期一条指令，不计流水线冲突）。 -MIPS like CPU using verilog
sdh
- SDH是现代光纤通信中广泛应用的数据传输格式,在SDH帧结构中，前9列为开销字节，它包含了很多重要的信息，本程序为SDH开销的接收处理，查找帧头，分频，勤务话字节E1异步fifo。可拆为三段源代码，不知道能不能抵三个程序-SDH is a modern optical fiber communication is widely used in data transmission format, in the SDH frame structure, as the former 9 overhea
CPU
- 32位5级流水线CPU设计指令系统、指令格式、寻址方式、寄存器结构、数据表示方式、存储器系统、运算器、控制器和流水线结构等-32bit pipeline CPU
D_JPG
- verilog 语言实现jpeg转RGB格式的转换-Verilog language jpeg format to RGB conversion
frenquenter
- 等精度频率计设计与文档，有源码，doc格式-Precision frequency meter, etc. The design and documentation, has source code, doc format
dividers
- verilog格式的除法器，试过了，很好用，再也不要为触发器发愁了-Verilog format divider, tried, very good, and no longer for the flip-flop not to worry about the
miffile
- 用matlab产生mif文件。(Altera的EDA软件，如maxplus，quartus等用到的初始化rom，ram等的文件格式)-Mif files generated by matlab. (Altera' s EDA software, such as maxplus, quartus used to initialize and so on rom, ram, such as the file format)
FPGA_verilog_code_sample
- FPGA实例代码及详细注释 ，word 格式，对初学者很有价值-FPGA code examples and detailed notes, word format, valuable for beginners
float_div_verilog
- 浮点格式遵循 IEEE754 标准。verilog设计源代码。-float point div . in verilog design.
MTDB_VGA_TV
- Verilog语言，NTSC格式，pal格式（稍作修改）的模拟信号转换成数字信号，在VGA显示器上显示-Verilog ,pal , NTSC , VGA
RGB_proc
- RGB格式Verilog硬件描述语言进行黑白 灰度 反片效果变换源码-RGB format Verilog hardware descr iption language for black and white gray scale anti-film effect transform source
sdram
- 通过 UART 读写 SDRAM verilog 源代码 通过 UART 的接口发送命令来读写 SDRAM 命令格式如下： 00 02 0011 1111 2222 00： 写数据 02： 写个数 0011： 写地址 1111 2222： 写数据， 是 16 bit， 每写完一个数据，向串口发送 FF 回应； 输出： FF FF 01 03 0044 01: 读sdram 03： 读的个数 0044: 读的地址 输出： xxxx xx
rtl
- LCD1602 Verilog 代码实现。包括数据读写，地址读写，初始化。支持4位总线格式。注意:此程序已经在ML506板子上验证过。本人花了好几天调试，开发出来的。值得推荐。-Verilog coding for LCD1602 display
Verilog-to-VHDL-translator
- 描述了一个Verilog到VHDL翻译器的设计与实现。首先将Verilog模块转换为中间格式，然后按照预定义的翻译规则，生成功能等价的VHDL设计实体。该翻译器目前只支持Verilog的一个子集。通过Verilog-to-VHDL， 使得在Verilog．VHDL混合设计环境中重用Verilog设计成为可能。-Describes a Verilog to VHDL translator design and implementation. Verilog module into first
ISCAS`89基准电路下载（包括Verilog和VHDL格式）
- SCAS `89 基准电路下载，包括Verilog和VHDL格式。verilog格式30个文件：包括S1238、S13207等;(SCAS `89 benchmark circuit downloads, including Verilog and VHDL formats. Verilog format 30 files: including S1238, S13207 and so on;)
eetop.cn_利用FPGA实现浮点运算的verilog代码
- 计算机里整数和小数形式就是按普通格式进行存储，例如1024、3.1415926等等，这个没什么特点，但是这样的数精度不高，表达也不够全面，为了能够有一种数的通用表示法，就发明了浮点数。 浮点数的表示形式有点像科学计数法（*.*****×10^***），它的表示形式是0.*****×10^***，在计算机中的形式为 .***** e ±***），其中前面的星号代表定点小数，也就是整数部分为0的纯小数，后面的指数部分是定点整数。利用这样的形式就能表示出任意一个整数和小数，例如1024就能表示成0.