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搜索资源 - Convolution using VHDL
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用Verilog实现卷积码（2，1，2）的编码器，采用状态机来完成在modelsim下的仿真-Verilog implementation using convolution code (2,1,2) encoder, using a state machine to complete the modelsim simulation under the
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采用vhdl语言编写的卷积编码（2.1.7），通过调试可直接下载使用-Convolution using vhdl language code (2.1.7) can be directly downloaded through the use of debugging
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convolution卷积码生成器程序设计及仿真源代码-convolution convolutional code generator source code of program design and simulation
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low power convolution encoder and Viterbi decoder using vhdl code
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Convolution using VHDL (pls don try this)
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