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VHDL范例
- 最高优先级编码器 8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使用select语句） LED七段译码 多路选择器（使用if－else语句） 双2－4译码器：74139 多路选择器（使用when－else语句） 二进制到BCD码转换 多路选择器 （使用case语句） 二进制到格雷码转换 双向总线（注2） 汉明纠错吗译码器 三态总线（注2） 汉明纠错吗
三人表决器（三种不同的描述方式）
- 用VHDL语言编写的三人表决器，多数服从少数，或者一致通过。-VHDL prepared by the three voting machines, most of the views of the minority, or adopted unanimously.
VHDL学习的好资料--18个VHDL实验源代码
- 20个VHDL实验源代码,包括： 1 交通灯控制器 2 格雷码变换器 3 BCD码加法器 4 四位全加器 5 四人抢答器 6 4位并行乘法器 9 步长可变加减计数器 10 可控脉冲发生器 11 正负脉宽数控信源 12 序列检测器 13 4位流水乘法器 14 出租车计费器 15 多功能数字钟 16 多功能数字秒表 17 频率计 18 七人表决器 19 数码锁 20 VGA彩条发生器
vhdl
- 要求用VHDL语言设计7人表决器和系列检测器，检测“1111111101111110”-VHDL language design requires a vote 7 and Series detector 1111111101111110
vhdl
- 包含VHDL语言设计7人表决器电路和系检测器列-VHDL language contains 7 to vote on the design of circuit and the Department of detector out
seven
- 这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器，通过独特的3次映射一位全加器的方法从而实现七人表决器的功能，与网络上任何其他的七人表决器源码决无雷同。-This is my ISP programming in an independent experiment using a structured, prepared as described in a seven-member voting machine, through a unique 3 times a full a
bhgfdti
- 含有七人表决器，格雷码变换电路，英文字符显示电路，基本触发器（D和JK），74LS160计数器功能模块，步长可变的加减计数器-Containing seven people vote, and Gray code conversion circuit, the English characters display circuit, the basic flip-flop (D and JK), 74LS160 counter function modules, variable-step add
voter
- 用VHDL语言设计三人表决器 新建VHDL设计文件并保存 检查编译 波形仿真 -Design using VHDL language VHDL three new voting system for the design document and save it to check the compiler waveform simulation
biaojueqi
- 通过VHDL实现一个三人表决器，两个或者两个以上人投票，择通过，否则，无法通过-VHDL implementation through a three-person voting machines, two or more than two votes, whichever is adopted, otherwise, can not
VHDL
- 一些VHDL的简单实例，包括各种计数器，三人表决器等-Some simple examples of VHDL, including the various counters, three voting machines, etc.
VHDL
- 1.7段数码译码器 2.4人表决器 3.8421码十进制计数器 4.9秒减计数器-1.7 Section 2.4 digital decoder person voting 3.8421 yards in 4.9 seconds by a decimal counter counter
VHDL
- 这是关于VHDL的五个简单程序，跑马灯、简单时钟、4*4键盘、计价器、7人表决器。-This is about the five simple VHDL program, marquees, a simple clock, 4* 4 keyboard, the meter, 7 voting machine.
biaojue
- VHDL编写的七人表决器，有做课程设计的有福了-Written in VHDL seven voting machine, there are so blessed Oh curriculum design
vhdlcoder
- 本文件夹包含了16个VHDL 编程实例，仅供读者编程时学习参考。 一、四位可预置75MHz -BCD码（加/减）计数显示器（ADD-SUB）。 二、指示灯循环显示器（LED-CIRCLE) 三、七人表决器vote7 四、格雷码变换器graytobin 五、1位BCD码加法器bcdadder 六、四位全加器adder4 七、英语字母显示电路 alpher 八、74LS160计数器74ls160 九、可变步长加减计数器 multicount 十、可
vote
- 此程序是七人表决器，代码中运用了case和IF这两种语句，可凭个人自由选用！-This program is a vote of seven, code in use of the case and the two IF statements, present their selection of individual freedom!
VHDL-routines
- 滤波器设计 模数转换 多数表决器 任意整数模的VHDL例程-Filter design module conversion BiaoJueQi any of the most analog VHDL routines
VHDL
- 七人表决器，可以用于七人表决，很实用，很好,-Seven voting machines, you can vote for seven people, very practical, very good,
vhdl
- 三人表决器（三种不同的描述方式）以及通用寄存器-Three voting machine (a descr iption of three different ways), and general-purpose registers
CPLD-Three-voting
- CPLD/FPGA 设计实例手册 用VHDL语言设计三人表决器 用原理图输入的方式设计三人表决器 用verilog-HDL语言设计三人表决器-CPLD/FPGA design example manual Three of the voting machine VHDL language Schematic design of a three-member voting Verilog-HDL language design three-member voti
VHDL
- 表决器 奇校验器 3位比较器 4选1 数据选择器-The odd parity voting 3 comparator election of a data selector