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搜索资源列表

  1. micro-UARTsource_V

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  2. UART(即Universal Asynchronous Receiver Transmitter 通用异步收发器)是广泛使用的串行数据传输协议。UART允许在串行链路上进行全双工的通信。-UART (ie Universal Asynchronous Receiver Transmitter Universal Asynchronous Receiver Transmitter) is a widely used serial data transfer protocol. UART allo
  3. 所属分类:Crypt_Decrypt algrithms

    • 发布日期:2017-03-25
    • 文件大小:5495
    • 提供者:
  1. VHDL

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  2. VHDL ieee标准 及 书籍-VHDL ieee standards and books
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1520743
    • 提供者:haiwaw
  1. vhdl

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  2. 实现代码,A、B为输入、Y为输出,它们为8位向量。OE为输出使能,低电平有效。IE为输入锁存时能,上升沿有效。Ci为进位输入,Co为进位输出。 S0、S1、S2为运算逻辑选择输入: ,用vhdl语言编写,基于数字电路。-Implementation code, A, B input, Y the output, they are 8-bit vector. OE to output enable, active low. IE when the input latch, rising e
  3. 所属分类:Other systems

    • 发布日期:2017-04-10
    • 文件大小:797
    • 提供者:youruo
  1. zidongpinlv

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  2. 4位自动换挡数字频率计设计 1、 由一个4位十进制数码管(含小数点)显示结果; 2、 测量范围为1Hz~9999KHz; 3、 能自动根据7位十进制的结果,自动选择有效数据的高4位进行动态显示(即量程自动转换),小数点表示是千位,即KHz; 4、 为检测设计正确与否,应将时钟通过PLL和手控分频器产生宽范围的多个频率来测试自动换档频率计功能。 -4 automatic transmission design a digital frequency meter, by a 4
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:354577
    • 提供者:李伦特
  1. SUSAN

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  2. 图象匹配中最常用的是基于面积的匹配,该匹配方法是把一幅图象中某一象点的灰度邻域作为模板,在另一幅图象中搜索具有相同(或相似)的灰度值分布的对应点的邻域,从而实现两幅图象的匹配〔2,。在搜索过程中,通常是以互相关函数作为两个搜索邻域间的相似性测度。 -this ie a program is in the inviroment.we can use it bring a lot of benefit to us.
  3. 所属分类:MacOS develop

    • 发布日期:2017-04-02
    • 文件大小:849291
    • 提供者:sam
  1. button-controled-state-machine

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  2. VHDL编的按键去抖,可以实现对目前的显示取反,即1、0、1、0 变换。-VHDL code of the key to shaking, can negate the current display, ie 1,0,1,0 transformation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:228515
    • 提供者:lucy
  1. qicheweideng

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  2. 使用vhdl语言设计的汽车尾灯控制电路。用六个发光二极管模拟6个汽车尾灯(汽车尾部左,右各3个),用两个开关作为转弯控制信号(一个开关控制右转弯,另一个开关控制左转弯)。当汽车往前行驶时(此时两个开关的都未接通),6个灯全灭。当汽车转弯时,若右转弯(即右转开关接通),右边3个尾灯从左至右顺序亮灭,左边3个灯全灭;若左转弯(即左转开关接通),左边3个尾灯从右至左顺序亮灭,右边3个灯全灭。当左、右两个开关同时接通时,6个尾灯同时明、暗闪烁。 -The taillights control cir
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-06
    • 文件大小:137297
    • 提供者:陈小龙
  1. assigment3

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  2. Construct VHDL models for 74-139 dual 2-to-4-line decoders using three descr iption styles, i.e., behavioral, dataflow and structural descr iptions. Synthesize and simulate these models respectively in the environment of Xilinx ISE with the Mod
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-17
    • 文件大小:310305
    • 提供者:胡珩
  1. UART_RS232(VHDL)

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  2. 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是:串口处于全双工工作状
  3. 所属分类:assembly language

    • 发布日期:2017-11-13
    • 文件大小:607493
    • 提供者:饕餮小宇
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