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搜索资源 - VHDL code for Pulse Generator
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Verilog 下脉冲发生器的源代码,可用于模拟三相交流电过零点,主要用于调试一些类似SVC(无功补偿)控制器的一些算法-Pulse generator under the Verilog source code, can be used to simulate three-phase alternating current zero-crossing point, mainly for debugging similar SVC (reactive power compensation) co
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本文件夹包含了16个VHDL 编程实例,仅供读者编程时学习参考。
一、四位可预置75MHz -BCD码(加/减)计数显示器(ADD-SUB)。
二、指示灯循环显示器(LED-CIRCLE)
三、七人表决器vote7
四、格雷码变换器graytobin
五、1位BCD码加法器bcdadder
六、四位全加器adder4
七、英语字母显示电路 alpher
八、74LS160计数器74ls160
九、可变步长加减计数器 multicount
十、可
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VHDL小程序,其中包含了bcd码转换成格雷码、寄存器的简单设计(并入串出移位寄存器、串入串出移位寄存器)以及脉冲发生器的VHDL实现。适合于基础的VHDL入门。-VHDL small program, which includes a bcd code into Gray code, register for a simple design (String into a shift register, the string into the string out of the shift re
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