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搜索资源 - frequency modelsim
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本代码介绍了使用VHDL开发FPGA的一般流程，最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（100MHz）下正常工作。该设计的频率计能准确的测量频率在1Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan-II上取得良好测试效果。-the code on the FPGA using VHDL development of the
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用verilog语言编写的6分频分频计数器。分频后用来控制蜂鸣器响，也可以修改代码做成更高分频的计数器。压缩包内也包含此分频器的modelsim仿真文件-Verilog language with 6 frequency divider counter. Frequency and used to control the buzzer sound, you can modify the code to make a higher frequency counter. Compressed pac
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对输入时钟进行2倍频 已在modelsim中通过仿真 建议进行后仿 应用上来看 是可以使用的-the function of the module is frequency multiplication，and the module had been test and verified by modelsim,so the products can be employed with 100 ease by each consumer.think you!!!!
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采用DSP builder v9.1实现正交两路单频输出，已经在EP3C80上面跑通，经实际验证是正确的。此例程非常简洁明了，可以作为DSP builder的入门示例。里面已经包含了生成好的modelsim仿真示例和仿真结果。-Achieved using DSP builder v9.1 orthogonal two single-frequency output, has been run through the EP3C80 above, are proven to be correct.
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此文件是2009年全国大学生电子设计大赛数字幅频均衡功率放大器的数字部分工程文件，包括modelsim的仿真部分。-This file is the 2009 National Undergraduate Electronic Design Contest figures the number of amplitude-frequency balanced power amplifier part of the project documents, including the modelsim
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在modelsim环境下实现的计数器分频，希望和大家分享-Realized in the environment in modelsim frequency counter, would like to share
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使用VHDL进行分频器设计
本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设
计，包括偶数分频、非50 占空比和50 占空比的奇数分频、半整数
（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可
通过Synplify Pro或FPGA生产厂商的综合器进行综合，形成可使
用的电路，并在ModelSim上进行验证。-For crossover design using VHDL
This paper describes the use of ex
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在quartus下的DDS设计，Verilog语言，可以产生正弦波、三角波、方波等，频率可调。-Under the DDS in quartus design, Verilog language, you can produce sine wave, triangle wave, square wave, frequency adjustable.
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DDS数字式频率合成器 利用VERILOG实现，有modelsim仿真图-DDS digital frequency synthesizer using VERILOG realization, modelsim simulation diagram
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The design of the All Digital FM Receiver circuit in this project uses Phase Locked Loop (PLL) as the main core. The task of the PLL is to maintain coherence between the input (modulated) signal frequency,iωand the respective output frequency,oωvia p
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FPGA分频通用程序，使用时修改一个参数即可，使用modelsim开发环境-Frequency FPGA procedures, when used to modify a parameter, use the Modelsim development environment
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完整的正弦波频率产生，详细的源程序以及完整仿真，对学习vhdl及eda很有帮助，在modelsim中仿真-Complete sine wave frequency generator
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verilog hdl 开发的频率计，运行环境 DE2-115开发板，内有modelsim仿真用的testbench。RTL级代码-verilog hdl developed frequency meter, operating environment, the DE2-115 development board, modelsim simulation of the testbench. RTL-level code
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模拟十字路口交通灯的VHDL程序，附有用与配合ModelSim的仿真程序。
内容：交通灯设计
（1）A，B方向各有红，黄，绿灯，初始态全为红灯，之后东西方向通车，绿灯灭后，黄灯闪烁，各路口通车时间为30秒，由两个七段数码管计数，当显示时间小于3秒的时候通车方向黄灯闪烁
（2）系统时钟1KHz，黄灯闪烁时钟要求为2Hz，七段码管的时间显示为1Hz脉冲，即1秒递减一次，在显示时间小于3秒时，通车方向的黄灯以2Hz的频率闪烁，系统中加入外部复位信号。
（3）用ModelSim做仿真
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无分频电路，实现电路的五分频verilog代码，通过modelsim的仿真-No divider circuit circuit fifth frequency verilog code through modelsim simulation
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三分频电路，实现三分频，并通过modelsim仿真-Three frequency circuit, the third of the frequency and modelsim simulation
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基于EP2C5Q208C的二分频verilog代码，modelsim仿真及下载配置-Verilog code, modelsim simulation and download configuration based on EP2C5Q208C binary frequency
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包含测频计、按键分频器、七段数码管显示分频系数和频率大小，已在开发板上运行，精度较高，并包含modelsim仿真do文件和图片，原理图等。-Contains the measured frequency meter, the key divider, seven segment LED display division factor and frequency of size, has been running on the development board, high precision,
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数字频率计 ，Quartus 10.0+modelsim 6.5SE联仿真报告形式-Digital frequency meter,simulation with Quartus 10.0+ modelsim 6.5SE ，reports。
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简单的组合逻辑设计，简单分频时序逻辑电路的设计，利用条件语句实现计数分频时序电路(Simple combinatorial logic design, design of simple frequency division sequential logic circuit and Realization of counting frequency division timing circuit by conditional statement)
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