搜索资源列表
CRC校验参考设计_xilinx_vhdl
- 可配置CRC参考设计 xilinx提供的VHDL-configurable CRC reference design for Xilinx VHDL
LDPC(VHDL)
- 低密度奇偶校验码的VHDL程序，用于LDPC码的硬件实现
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19
ECC校验FPGA源码
- ECC校验FPGA源码，VHDL编写
crc32校验串行算法
- crc32串行算法，vhdl语言
crc.zip CRC校验程序
- CRC校验程序，使用了CRC-16和CRC-CCITT方法 ,CRC inspection program, which use crc-16 and crc-ccitt method
uart8.zip
- 使用Libero提供的异步通信IP核实现UART通信，并附带仿真程序。UART设置为1位开始位，8位数据位，1位停止位，无校验。且UART发送自带2级FIFO缓冲，占用FPGA面积很小。,Libero provided the use of asynchronous communication IP core implementation UART communications, and incidental simulation program. UART is set to 1 to sta
stx_cookbook.zip
- Altera公司高端FPGA高级综合指导手册，包括：算术运算单元，浮点处理技巧，数据编码格式转换，视频处理，仲裁逻辑，多路选择，存储逻辑，计数器，通信逻辑，循环冗余校验，随机和伪随机函数，加密和同步等编码风格和技巧；,advanced synthesis cookbook for Altera high-end FPGA(Stratix),incuding coding style and design tricks for arithmetic,floating points oper
2
- 序列检测器VHDL语言设计和仿真和校验模块的程序和仿真结果 -Sequence detector design and simulation of VHDL language and the validation process modules and simulation results
crc_check
- CRC校验，包括crc8_4、crc12_4、crc16_8、crc32_8-CRC checksum, including crc8_4, crc12_4, crc16_8, crc32_8
8B10B
- 基于VHDL的双校验位8B10B编码系统的设计，对于学习VHDL语言有一定的帮助-VHDL-based dual-parity bit 8B10B coding system for learning VHDL, there is some help
serial
- -- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在 --PC机上安装一个串口调试工具来验证程序的功能。 -- 程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控 --制器，10个bit是1位起始位，8个数据位，1个结束 --位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实 --现相应的波特率。程序当前设定的div_par 的值是0x104，对应的波特率是 --9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时
crc
- 自己写的循环冗余校验，进行了仿真，整个工程都在！-Wrote it myself, cyclic redundancy check carried out a simulation, the whole project are in!
checkNodee_Behavioral_VHDL
- LDPC码校验节点（checknode）进行奇偶校验方程时的vhdl编程，硬件语言实现-LDPC check nodes (checknode) carried out at the time of parity equation VHDL programming, hardware language
crcm
- crc 校验，vhdl源码，经仿真能正常运行，供大家参考-CRC checksum, vhdl source, the simulation can be normal operation, for your reference
uart
- 串口通讯rs232,时钟频率为40Mhz,波特率为19200,没有奇偶校验,在xilinx XC3S200A板子上验证过.-Serial communication rs232, clock frequency of 40Mhz, the baud rate to 19200, no parity, in the board on xilinx XC3S200A verified.
crc
- 循环冗余校验码CRC的VerilogHDL源程序-CRC cyclic redundancy check code of the source VerilogHDL
FPGA_UART
- 本例用VHDL语言在FPGA上实现UART的控制，包括了波特率发生器，接收器，发送器，奇偶校验模块，以及滤波模块和测试模块，能让您更透彻的了解UART的工作原理。-In this case the FPGA using VHDL language to achieve UART' s control, including the baud rate generator, receiver, transmitter, parity modules, and filtering module
基于FPGA的循环冗余校验码的实现
- 利用VHDL语言实现对CRC码的校验，含原理，程序，实验运行结果
NandFlash VHDL程序
- VHDL编写的用于FPGA的NandFlash程序，包括ECC校验和时钟等，希望可以帮助到大家