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VHDL-status
- VHDL状态机学习笔记,对初学者有很重要的帮助意义-VHDL state machine learning notes for beginners has a very important significance help
VHDL
- 基才VHDL状态机设计的智能交通控制灯 设计 有需要的可以看一下-only VHDL-based state machine design and intelligent traffic control lights need to design can look at the
VHDL
- 基才VHDL状态机设计的智能交通控制灯 有需要的可以看一下-only VHDL-based state machine design and intelligent traffic control lights need to see what
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19
VHDL状态机实现
- VHDL语言实现状态机的详细介绍
交通灯VHDL
- 相关知识 本实验要设计实现一个十字路口的交通灯控制系统，与其他控制系统一样，本系统划分为控制器和受控电路两部分。控制器使整个系统按设定的工作方式交替指挥双方向车辆通行，并接收受控部分的反馈信号，决定其状态转换方向及输出信号，控制整个系统的工作过程。 路*通灯控制系统的有东西路和南北路交通灯 R(红)、Y(黄)、G(绿)三色，所有灯均为高电平点亮。设置20s 的通行时间和5s 转换时间的变模定时电路，用数码管显示剩余时间。提供系统正常工作/复位和紧急情况两种工作模式。
tft vhdl
- tft液晶屏驱动，565模式。vhdl状态机
FPGA控制AD程序,ADC,DAC转换接口
- FPGA控制AD程序,ADC,DAC转换接口.rar 有限状态机控制AD采样.rar,FPGA control AD procedure
UART.使用FPGA的FIFO，状态机
- 使用FPGA的FIFO，状态机，乒乓操作等实现了异步UART。,The use of FPGA-FIFO, state machine, ping-pong operation to achieve the asynchronous UART.
dpram2.ram的读写，使用状态机完成
- ram的读写，使用状态机完成，两片ram实现乒乓操作,ram read and write, using the state machine completed, two ping-pong operation to achieve ram
delay.rar
- 用vhdl的状态机实现精确的1us的延时程序,VHDL state machine used to achieve precise 1us delay procedures
VHDL
- 基于VHDL状态机设计的智能交通控制灯VHDL程序-VHDL-based state machine design of intelligent traffic control lights VHDL procedures
VHDL
- 各种有限状态机的设计。 VHDL源代码。 -All kinds of finite state machine design. VHDL source code.
VHDL
- 采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道（ch1、ch2、ch3、ch4），每个通道配备100 Bytes的RAM，当存满数据后停止数据采集并且相应通道的状态位产生报警信号。 5.数据分为8位串行输出，输出时钟由外部数据读取电路给出。 6.具备显示模块驱动功能。由SEL信号设置显示的通道，DISPLAY
Chapter1-5
- 第一章到第五章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例
VHDL(LOCK)
- 数字密码锁的设计与实现 一．实验目的 1. 学习VHDL的综合设计应用 2. 学习数字密码锁的设计 二．实验内容 设计一个数字密码锁，对其编译，仿真，下载。 数字密码锁具体要求如下： 1.系统具有预置的初始密码“00000001”。 2.输入密码与预存密码相同时，开锁成功，显示绿灯，否则开锁失败，显示红灯。 3.具有修改密码功能。修改密码时，先开锁，开锁成功才可以修改。 4.系统同时具有关锁功能。关锁后，显示红灯。 5.密码由拔码开关表
piso8
- 并/串转换的VHDL源代码，其中包括完整的QUARTUS2工程，还有正确的仿真波形。串行，并行数据 -Serial/parallel conversion ，VHDL source code, including complete QUARTUS2 project, and the correct simulation waveform file.
LCD_SCREEN
- 利用了状态机的53种状态太分别描述LCD显示频的初始化、显示字符串“OK!”的时序图中的详细过程-Use of 53 states of state machine LCD display is too describe the frequency initialized, the string " OK!" The timing diagram of the detailed process
3128(vhdl)
- 里面均为用VHDL写的一些经典小程序，经过了验证均能很好的运行，一下为这些小程序的清单，希望能给大家能带来帮助： t1流水灯 t2 蜂鸣器实验 t3 拨码开关实验 t4 PWM控制LED亮度程序 t5 状态机实现流水灯 t6 静态数码管显示 t7 按键0-99计数程序 t8 红外实验 t9 0—99计数实验 t10 矩阵键盘显示 t11点阵 t12 PS2键盘识别 t13 ADC0804模拟量转化数字量实验 t14电子钟 t15 串口
VHDL
- 时钟发生器用于生成不同的时钟信号clock、clk2、fetch与alu_clk，产生的时钟信号clk送往寄存器与状态控制器，时钟信号clk2送往数据控制器与状态控制器，信号fetch送往数据控制器与地址多路器，信号alu_clk送往算术逻辑单元。-Clock generator to generate different clock signals clock, clk2, fetch and alu_clk, generated clock signal sent to register w