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最新会员发布资源

  1. regfor24

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  2. 这是一个24小时时钟，整体使用verilogHDL编写，六位数码管显示，分为三个模块，分别为扫频模块，计时显示模块，和顶层模块-it s a clock for 24 hours .use verilogHDL to write the project ,it s easy to understand.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-05-15
    • 文件大小：3644597
搜珍网 www.dssz.com