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  1. FIR_1

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  2. FIR滤波器的verilog实现,实现6级流水线的程序设计。-FIR filter Verilog, has implemented six lines of program design.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:950
    • 提供者:李甫
  1. DSP28_Gpio

    0下载:
  2. 这是DSP2812的P口设置以及初始化程序员代码,希望大家借鉴一下!非常值得学习!-P mouth set and initialization code programmers, hope that we learn from this! very worthwhile learning!
  3. 所属分类:DSP编程

    • 发布日期:2008-10-13
    • 文件大小:950
    • 提供者:辛庆
  1. FIR_filter_DA_machine

    1下载:
  2. 用verilog 代码编写的179阶FIR数字滤波器,采用分布式算法实现-verilog code used to prepare the 179 band FIR digital filters, using Distributed Algorithms
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:950
    • 提供者:a
  1. cctoasm

    0下载:
  2. 这是数字信号处理器与单片机的接口通讯程序。-This is the digital signal processor and a microcontroller interface communication procedures.
  3. 所属分类:DSP编程

    • 发布日期:2008-10-13
    • 文件大小:950
    • 提供者:刘建锋
  1. bujindianji

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  2. 这是汇编语言,用VHDL语言编的步进电机程序
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:950
    • 提供者:史乐
  1. shuziwendujichengxu

    0下载:
  2. 四位数数字温度计c程序,还不错,需要的快下吧!
  3. 所属分类:DSP编程

    • 发布日期:2008-10-13
    • 文件大小:950
    • 提供者:李景富
  1. 2-4

    0下载:
  2. 2-4译码器 -2-4 decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:950
    • 提供者:黄海龙
  1. time_stamp

    0下载:
  2. 基于sopc ep2c5开发板的时间标记服务例程-Sopc ep2c5 development board based on the time-stamping services routines
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:950
    • 提供者:gxm
  1. 50MSeparatefrequencydevice

    0下载:
  2. vhdl语言设计中常用到的50M分频器,可以以此设计出各种需要的分频器。-vhdl language commonly used in design to the 50M divider, can also be used to design the divider needs.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:950
    • 提供者:wanghaisheng
  1. Source-Code-PR5

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  2. simple program for the line follower with using PIC 16f690
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:950
    • 提供者:wahaha
  1. dac7621

    0下载:
  2. dac7621数模转换驱动,使用verilog语言写的。-dac7621 digital to analog conversion drive
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:950
    • 提供者:Yang Chenguang
  1. syn_fifo

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  2. 同步FIFO源代码,使用Verilog编写,用户可以轻松转换成VHDL。-Synchronized FIFO source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:950
    • 提供者:王敏志
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