资源列表
GPS去载波verilog实现
- 该源码用verilog实现gps信号的去载波过程
8为累计相关器
- 实现了八位加法器
CJQ-V1.0-fpga
- 主要实现采集电网信号的功能，源码包括控制AD7606进行AD转换，其次实现FT3数据的传输，包括转为曼彻斯特编码-Collecting grid signal to achieve the main function, including control of AD7606 source for AD conversion, followed by the realization of FT3 data transmission, including to Manchester encoding
tlv5620芯片的Verilog语言DAC转换代码
- tlv5620芯片的Verilog语言DAC转换代码,tlv5620 chip Verilog language DAC conversion code
用FPGA实现SRAM读写控制的Verilog代码
- 用FPGA实现SRAM读写控制的Verilog代码-SRAM FPGA implementation using Verilog code to read and write control
开源软核处理器OpenRisc的SOPC设计
- 开源软核处理器OpenRisc的SOPC设计,开源软核处理器OpenRisc的SOPC设计
利用语言实现蜂鸣器唱歌
- 利用语言实现蜂鸣器唱歌,里面有详细的代码和注释-Use of language buzzer to sing, there are detailed code and comments
FPGA_study特权同学的深入浅出玩转FPGA的PDF版
- 特权同学的深入浅出玩转FPGA的PDF版，结合其自身实践经验以笔记的形式，讲述FPGA的学习非常适合初学者的使用。- the PDF version of FPGA, with author s own experience in the form of notes, to learn about the FPGA is very suitable for beginners to use.
基于FPGA的直接数字频率合成器（DDS）设计
- 基于FPGA的直接数字频率合成器（DDS）设计 （源程序）,FPGA-based direct digital synthesizer (DDS) design (source code)
daima.用VHDL语言设计一个数字秒表
- 用VHDL语言设计一个数字秒表： 1、 秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用，按下一次复位开关，计时器清零。 4、 具有开始/停止功能，按一下开关，计时器开始计时，再按一下，停止计时。系统设计分为几大部分，包括控制模块、时基分频模块、计时模块和显示模块等。其中，计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成，其中毫秒位、十毫秒位、秒位和
cpld.压力传感器数据采集原码
- 基于ATEREAL EPM1270T144C5N CPLD 压力传感器数据采集原码 开发软件 Quartus II ,ATEREAL EPM1270T144C5N CPLD-based pressure sensor data acquisition source Quartus II development software