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  1. ltc2325代码

    3下载：
  2. ADC 的LTC2325-16的Verilog HDL顶层文件，有一定的参考意义，想看的下载一看

  3. 所属分类：VHDL编程

  1. pmodkypd_demo_verilog

    3下载：
  2. 对PmodKYPD矩阵键盘实现检测 输出给数码管显示(robust PmodKYPD source code output towards digital)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2018-12-25
    • 文件大小：93184
    • 提供者：frozenburning

  1. CNN-FPGA-master

    3下载：
  2. 用FPGA实现CNN算法，实现CNN加速(Realization of CNN Algorithms with FPGA)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2019-05-14
    • 文件大小：11264
    • 提供者：明月心447

  1. apb_uart

    3下载：
  2. 这里是apb总线设计代码。这个源程序是基于verilog语言设计的(Here is the APB bus design code. This source program is designed based on Verilog language)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2020-08-06
    • 文件大小：2048
    • 提供者：megmand

  1. to cameralink

    3下载：
  2. xilinx spartan6系列FPGA，cameralink实现模块(xilinx spartan6 serial FPGA,cameralink module)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2020-03-08
    • 文件大小：4096
    • 提供者：lisa25271

  1. gmsk

    3下载：
  2. 利用fpga实现gmsk的调制并仿真，全部代码(Fpga implements gmsk)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2021-04-12
    • 文件大小：598016
    • 提供者：田tian

  1. vivado 从此开始配套资料

    3下载：
  2. vivado入门使用介绍，初学者入门学习(vivado Instructional pdf)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2020-04-12
    • 文件大小：38378496
    • 提供者：white3636

  1. Weighted-Round-Robin-Arbiter-master

    3下载：
  2. 带权重的优先级轮转算法的verilog实现(Verilog implementation of priority rotation algorithm with weight)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2020-12-17
    • 文件大小：437248
    • 提供者：鱼在在藻

  1. 基于xilinx ip 核的千兆以太网代码

    3下载：
  2. 基于xilinx ip 核的千兆以太网代码，利用tri_mode_ethernet_mac实现了千兆以太网的数据收发

  3. 所属分类：VHDL编程

  1. sram ip verilog

    3下载：
  2. tsmc 0.18um ip model

  3. 所属分类：VHDL编程

    • 发布日期：2020-02-22
    • 文件大小：3617
    • 提供者：jiru000000

  1. AD9361

    3下载：
  2. AD9361资料文档及其寄存器配置参数文档(Ad9361 data and configuration parameter document)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2021-01-18
    • 文件大小：18074624
    • 提供者：风之火狐

  1. PID

    3下载：
  2. 利用Verilog语言实现PID增量式控制，输出占空比(Using Verilog language to realize PID incremental control and output duty cycle)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2020-09-29
    • 文件大小：1024
    • 提供者：人生苦短98
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