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  1. TIME1.C

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  2. 用四位数码管显示时间源程序1
  3. 所属分类:微处理器(ARM/PowerPC等)

    • 发布日期:2008-10-13
    • 文件大小:1379
    • 提供者:SHANXIDBJ
  1. psoc-usb

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  2. PSOC实现usbbootloader 需要配置的头文件-PSOC achieve usbbootloader need to configure the header file
  3. 所属分类:ARM-PowerPC-ColdFire-MIPS

    • 发布日期:2017-04-07
    • 文件大小:1379
    • 提供者:harry lee
  1. 447-iic

    0下载:
  2. 本系统是基于IIC EEPROM的,故对2401的读写采用了阻塞的方式,读不到数据或写不入数据就不退出。-The system is based on the IIC EEPROM, the read and write it on the 2401 adoption of the obstruction of the way, reading nothing less than the data or write data will not quit.
  3. 所属分类:ARM-PowerPC-ColdFire-MIPS

    • 发布日期:2017-04-10
    • 文件大小:1379
    • 提供者:wangxiangquan
  1. fir12

    0下载:
  2. TO CALCULATE DFT OF EFFFECTIVE PIR O/P-TO CALCULATE DFT OF EFFFECTIVE PIR O/P
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-11
    • 文件大小:1379
    • 提供者:rkingt
  1. AboutActivity

    0下载:
  2. 资料关于类,当前查看的用户Id,当前查看的用户的资料数据-Information about classes, users currently viewing Id, the current view of the user information and data
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-11
    • 文件大小:1379
    • 提供者:acomplexa
  1. router_fifo

    0下载:
  2. 自己写的一个片上网络路由节点的fifo模块,工作频率达到1ghz。-Himself wrote a piece on the network routing node of the fifo module, the work frequency of 1ghz.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1378
    • 提供者:巴音
  1. jedec

    0下载:
  2. component vhdl descr iption
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1378
    • 提供者:noura
  1. async_receiver

    0下载:
  2. verilog语言,RS232异步接收和发送模块-verilog language, RS232 asynchronous receive and transmit modules
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1378
    • 提供者:何沐
  1. arm

    0下载:
  2. arm 汇编语言一些很有用的简单,适合初级学生学习的代码-some code about arm7.i think it is suit for primer student
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-10
    • 文件大小:1378
    • 提供者:niulong
  1. software

    0下载:
  2. c8051f310内部时钟,定时器初始化-c8051f310 internal clock
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-04
    • 文件大小:1378
    • 提供者:zxh
  1. UART8_Receiver

    0下载:
  2. 自己编写的带有FIFO的UART串口接收模块,代码通过状态机实现-I have written to the FIFO UART serial receiver module code by the state machine.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:1378
    • 提供者:wangzhongwei
  1. ALU

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  2. Verilog编写的ALU,可实现数学、移位、逻辑运算-ALU Verilog prepared, enabling mathematics, shift, logical operations
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1378
    • 提供者:
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