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  1. sp89com.rar

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  2. 所属分类:嵌入式/单片机编程

    • 发布日期:
    • 文件大小:1369
    • 提供者:
  1. s3c2410-led

    0下载:
  2. 基于s3c2410的led灯驱动,功能详实,备注详尽。-s3c2410_led_driver
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-03-28
    • 文件大小:1369
    • 提供者:dsafsdfsdf
  1. dianziguanggaoping

    0下载:
  2. 驱动电子广告屏,欢迎广大初学者踊跃下载!很有用的!祝朋友们成功!-qu dong dianzi guangaoping
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-03
    • 文件大小:1369
    • 提供者:曾佳
  1. halfband_filter

    0下载:
  2. matlab设计半带滤波器程序: 1、用remez算法直接设计半带滤波器并; 2、先用remez算法设计单带滤波器,然后转换为半带滤波器。 有助于加深理解半带滤波器的设计。-matlab half-band filter design process: one, with remez algorithm and direct the design half-band filter 2, first remez algorithm design a single-band fi
  3. 所属分类:DSP编程

    • 发布日期:2014-01-14
    • 文件大小:1368
    • 提供者:suzhou
  1. HDB3_decoder

    0下载:
  2. 用VerilogHDL实现了HDB3码到NRZ码的解码过程-decode HDB3 code to NRZ code using VerilogHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1368
    • 提供者:谈钒
  1. traffic

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  2. 本程序模拟路口的红黄绿交通灯的变化过程,用LED灯表示交通灯,并在数码管上显示当前状态剩余时间。 -- 红灯持续时间为30秒,黄灯3秒,绿灯30秒-This procedure simulated the red yellow and green traffic lights at the junction of the change process, said the traffic lights with LED lights, and digital tube displays the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1368
    • 提供者:rongchao
  1. counter_interleaver

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  2. It is verilog based implementation of interleaver and counter for 0,15,3,7,8,4,2,14
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1368
    • 提供者:urvish
  1. duogongnengshuzizhong

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  2. 多功能数字钟VHDL源文件,采用动态显示方式,6个数码管-Multifunction digital clock VHDL source files, dynamic display, six digital tube
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-11
    • 文件大小:1368
    • 提供者:叶叶
  1. init_LCD

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  2. Initializes Toppoly TD043MTEA1 LCD. R02: Type 1 Dot inversion, VD and HD low polarity, Latch data on falling edge, 800x480RGB R03: Software register standby, pre-charge enabled, 100 drive capacity, PWM enabled, VGL pump enabled, cp_clk enabled, n
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1368
    • 提供者:Candace
  1. top_level.vhd

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  2. vhdl code for top level fpga, audio synthesizer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1368
    • 提供者:aabdelwa
  1. add_sin

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  2. 使用quartus软件编写VHDL语言一个累加器程序-Quartus software using VHDL language to write a program accumulator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1368
    • 提供者:lzpam
  1. node_penerima_TSL

    0下载:
  2. reading TSL2561 luminosity sensor, get RTC datetime and Xbee communication in Arduino Uno.
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-12
    • 文件大小:1368
    • 提供者:
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