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文件名称:edit4_16

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2012-11-16
  • 文件大小：
    449.32kb
  • 已下载：
    0次
  • 提 供 者：
    寒***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

4-16译码器,实现4位至16位的译码功能,类似于3-8译码器,通过时序验证.-4-16 decoder to achieve 4-16 in the decoding functions, similar to the 3-8 decoder, through the timing verification.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

edit4_16/db/edit16_4.(0).cnf.cdb
edit4_16/db/edit16_4.(0).cnf.hdb
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edit4_16/db/edit16_4.asm_labs.ddb
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edit4_16/db/edit16_4.cmp.cdb
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edit4_16/db/edit16_4.cmp0.ddb
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edit4_16/db/edit16_4.map.hdb
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edit4_16/db/edit4_16.sim.qmsg
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edit4_16/db/edit4_16.sim.vwf
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edit4_16/db/edit4_16.sld_design_entry_dsc.sci
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edit4_16/edit4_16.vwf
edit4_16/db
edit4_16

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