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文件名称:clock_norst

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    690byte
  • 已下载：
    0次
  • 提 供 者：
    张***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

时钟显示，verilog 代码，时钟实现没有使用复位信号，带测试文件-Clock display, verilog code, the clock to achieve without the use of a reset signal, with the test file
(系统自动生成,下载前可以参看下载内容)

下载文件列表

clock.v
clock_test.v

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