文件名称:verilog_Common_arithmetic
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所属分类：
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- 上传时间：2012-11-16
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文件大小：5.92kb
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常用逻辑运算，加法器，乘法器及除法器的verilog语言，可用modelsim或Quartus II 9.0环境-Common logic operation, adder, multiplier and divider verilog language, can be used modelsim or Quartus II 9.0 environment
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下载文件列表
常用乘法器设计/basic_base2_mul.v
常用乘法器设计/basic_base2_mul_seq.v
常用乘法器设计/carry_save_mult.v
常用乘法器设计/ripple_carry_mult.v
常用加法器设计/carry_chain_adder.v
常用加法器设计/carry_skip_adder.v
常用加法器设计/ripple_carry_adder.v
常用加法器设计/transcript
除法器设计/rest_div_int.v
除法器设计/seq_div.v
常用乘法器设计
常用加法器设计
除法器设计
常用乘法器设计/basic_base2_mul_seq.v
常用乘法器设计/carry_save_mult.v
常用乘法器设计/ripple_carry_mult.v
常用加法器设计/carry_chain_adder.v
常用加法器设计/carry_skip_adder.v
常用加法器设计/ripple_carry_adder.v
常用加法器设计/transcript
除法器设计/rest_div_int.v
除法器设计/seq_div.v
常用乘法器设计
常用加法器设计
除法器设计
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