CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程
收藏

文件名称:uart

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [C/C++] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    3.94mb
  • 已下载：
    0次
  • 提 供 者：
    邓***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

verilog uart串口通讯程序设计 带个模块详细设计 及说明文档-Verilog the uart serial communication program design with the detailed design and documentation of a module
(系统自动生成,下载前可以参看下载内容)

下载文件列表

文件名大小更新时间
创造力电子开发网/注册-创造力电子开发网.url
创造力电子开发网/首页-创造力电子开发网.url
创造力电子开发网/登录-创造力电子开发网.url
创造力电子开发网.url
读我.txt
UART设计文档.pdf
fpga/V0p10/uart.qpf
fpga/V0p10/uart.qsf
fpga/V0p10/uart_description.txt
fpga/V0p10/uart.map.smsg
fpga/V0p10/uart.map.summary
fpga/V0p10/uart.pin
fpga/V0p10/uart.fit.smsg
fpga/V0p10/uart.fit.summary
fpga/V0p10/uart.sof
fpga/V0p10/uart.pof
fpga/V0p10/uart.tan.summary
fpga/V0p10/uart.done
fpga/V0p10/uart.dpf
fpga/V0p10/uart.cdf
fpga/V0p10/top.bsf
fpga/V0p10/src/txd.v
fpga/V0p10/src/uart.v
fpga/V0p10/src/divider.v
fpga/V0p10/src/ebi.v
fpga/V0p10/src/rxd.v
fpga/V0p10/src/top.v
fpga/V0p10/testbench/vsim_stacktrace.vstf
fpga/V0p10/testbench/transcript
fpga/V0p10/testbench/vish_stacktrace.vstf
fpga/V0p10/testbench/top_tb.v
fpga/V0p10/testbench/ModelSim.jpg
fpga/V0p10/testbench/tcl_stacktrace.txt
fpga/V0p10/testbench/vsim.wlf
fpga/V0p10/testbench/uart.mpf
fpga/V0p10/testbench/uart.cr.mti
fpga/V0p10/testbench/cycloneII_v/_info
fpga/V0p10/testbench/work/_info
fpga/V0p10/testbench/work/uart/_primary.vhd
fpga/V0p10/testbench/work/uart/_primary.dat
fpga/V0p10/testbench/work/uart/verilog.asm
fpga/V0p10/testbench/work/rxd/_primary.vhd
fpga/V0p10/testbench/work/rxd/_primary.dat
fpga/V0p10/testbench/work/rxd/verilog.asm
fpga/V0p10/testbench/work/txd/_primary.vhd
fpga/V0p10/testbench/work/txd/_primary.dat
fpga/V0p10/testbench/work/txd/verilog.asm
fpga/V0p10/testbench/work/top/_primary.vhd
fpga/V0p10/testbench/work/top/_primary.dat
fpga/V0p10/testbench/work/top/verilog.asm
fpga/V0p10/testbench/work/ebi/_primary.vhd
fpga/V0p10/testbench/work/ebi/_primary.dat
fpga/V0p10/testbench/work/ebi/verilog.asm
fpga/V0p10/testbench/work/division/_primary.vhd
fpga/V0p10/testbench/work/division/_primary.dat
fpga/V0p10/testbench/work/division/verilog.asm
fpga/V0p10/testbench/work/divider/_primary.vhd
fpga/V0p10/testbench/work/divider/_primary.dat
fpga/V0p10/testbench/work/divider/verilog.asm
fpga/V0p10/testbench/work/top_tb/_primary.vhd
fpga/V0p10/testbench/work/top_tb/_primary.dat
fpga/V0p10/testbench/work/top_tb/verilog.asm
fpga/V0p10/uart.map.rpt
fpga/V0p10/uart.fit.rpt
fpga/V0p10/uart.asm.rpt
fpga/V0p10/uart.tan.rpt
fpga/V0p10/uart.flow.rpt
fpga/V0p10/uart.qws
Mcu/UartTest/stdinc.h
Mcu/UartTest/UartCtrl.c
Mcu/UartTest/UartTest.eww
Mcu/UartTest/UartTest.ewp
Mcu/UartTest/UartTest.ewd
Mcu/UartTest/UartTest.dep
Mcu/UartTest/main.c
Mcu/UartTest/FpgaInc.h
Mcu/UartTest/UartCtrl.h
Mcu/UartTest/settings/test.cspy.bat
Mcu/UartTest/settings/test.dni
Mcu/UartTest/settings/test.wsdt
Mcu/UartTest/settings/test.dbgdt
Mcu/UartTest/settings/UartTest.cspy.bat
Mcu/UartTest/settings/UartTest.wsdt
Mcu/UartTest/settings/UartTest.dni
fpga/V0p10/testbench/work/uart
fpga/V0p10/testbench/work/rxd
fpga/V0p10/testbench/work/txd
fpga/V0p10/testbench/work/top
fpga/V0p10/testbench/work/ebi
fpga/V0p10/testbench/work/division
fpga/V0p10/testbench/work/divider
fpga/V0p10/testbench/work/top_tb
fpga/V0p10/testbench/work/_temp
fpga/V0p10/testbench/cycloneII_v
fpga/V0p10/testbench/work
Mcu/UartTest/Debug/Exe
Mcu/UartTest/Debug/Obj
Mcu/UartTest/Debug/List
fpga/V0p10/src
fpga/V0p10/testbench
fpga/V0p10/db
Mcu/UartTest/settings
Mcu/UartTest/Debug
fpga/V0p10
Mcu/UartTest
创造力电子开发网
fpga
Mcu
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/db/uart.db_info
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/db/uart.eco.cdb
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/db/uart.sld_design_entry.sci
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/db
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/src/divider.v
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/src/ebi.v
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/src/rxd.v
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/src/top.v
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/src/txd.v
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/src/uart.v
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/src
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/cycloneII_v/_info
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/cycloneII_v
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/ModelSim.jpg
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/tcl_stacktrace.txt
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/top_tb.v
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/transcript
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/uart.cr.mti
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/uart.mpf
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/vish_stacktrace.vstf
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/vsim.wlf
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/vsim_stacktrace.vstf
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/work/divider/verilog.asm
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p10/testbench/work/divider/_primary.dat
UART的FPGA实现过程-附完整的FPGAModelSimMCU代码和工程以及实现文档/fpga/V0p

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 搜珍网是交换下载平台，只提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。更多...
  • 本站已设置防盗链，请勿用迅雷、QQ旋风等下载软件下载资源，下载后用WinRAR最新版进行解压.
  • 如果您发现内容无法下载，请稍后再次尝试；或换浏览器；或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
  • 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
查看所有评论

相关评论

暂无评论内容．

发表评论

*快速评论： 推荐 一般 有密码 和说明不符 不是源码或资料 文件不全 不能解压 纯粹是垃圾
*内　　容：
*验 证 码：
搜珍网 www.dssz.com

浏览历史记录

关闭