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文件名称:Design-of-LDPC-codes-on-FPGA
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- 上传时间：2012-11-16
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小论文《基于FPGA的（3,6）LDPC码并行译码器设计与实现》实现了码率为1/2，帧长为1008bits的规则（3,6）LDPC码译码器-Design and Implementation of Parallel Architectures
Decoder for（3,6）LDPC Codes Based on FPGA
code rate of 1/2 and block length of 1008 bits has been implemented based on FPGA(StatixⅡ-EP2S30F484C3)
of Altera
Decoder for（3,6）LDPC Codes Based on FPGA
code rate of 1/2 and block length of 1008 bits has been implemented based on FPGA(StatixⅡ-EP2S30F484C3)
of Altera
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| 文件名 | 大小 | 更新时间 |
|---|---|---|
| 基于FPGA 的（3 | 6）LDPC 码并行译码器设计与实现.pdf |
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