CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程
收藏

文件名称:VHDL

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [C/C++] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    37.73mb
  • 已下载：
    0次
  • 提 供 者：
    张***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

这是一个关于VHDL的初步完整教程，对初学者很有帮助。-This is the initial complete tutorial on VHDL, useful for beginners.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

VHDL/实验1.rar
VHDL/第二章 硬件描述语言VHDL基础.ppt
VHDL/第一章 DEA技术概述.ppt
VHDL/课程介绍.ppt
VHDL/实验1/FPGA基本概念与DE2平台.ppt
VHDL/实验1/QUARTUSⅡ使用.ppt
VHDL/实验1/DE2/DE2_Introduction_box.pdf
VHDL/实验1/DE2/DE2_pin_assignments.csv
VHDL/实验1/DE2/DE2_UserManual.pdf
VHDL/实验1/DE2/tut_quartus_intro_schem.pdf
VHDL/实验1/DE2/tut_quartus_intro_vhdl.pdf
VHDL/实验1/DE2/DE2_Default/AUDIO_DAC.v
VHDL/实验1/DE2/DE2_Default/DE2_Default.pof
VHDL/实验1/DE2/DE2_Default/DE2_Default.qpf
VHDL/实验1/DE2/DE2_Default/DE2_Default.qsf
VHDL/实验1/DE2/DE2_Default/DE2_Default.qws
VHDL/实验1/DE2/DE2_Default/DE2_Default.sof
VHDL/实验1/DE2/DE2_Default/DE2_Default.v
VHDL/实验1/DE2/DE2_Default/DE2_Default_assignment_defaults.qdf
VHDL/实验1/DE2/DE2_Default/I2C_AV_Config.v
VHDL/实验1/DE2/DE2_Default/I2C_Controller.v
VHDL/实验1/DE2/DE2_Default/Img_DATA.hex
VHDL/实验1/DE2/DE2_Default/LCD_Controller.v
VHDL/实验1/DE2/DE2_Default/LCD_TEST.v
VHDL/实验1/DE2/DE2_Default/README.txt
VHDL/实验1/DE2/DE2_Default/Reset_Delay.v
VHDL/实验1/DE2/DE2_Default/SEG7_LUT.v
VHDL/实验1/DE2/DE2_Default/SEG7_LUT_8.v
VHDL/实验1/DE2/DE2_Default/VGA_Audio_PLL.v
VHDL/实验1/DE2/DE2_Default/db/DE2_Default.db_info
VHDL/实验1/DE2/DE2_Default/db/DE2_Default.eco.cdb
VHDL/实验1/DE2/DE2_Default/db/DE2_Default.sld_design_entry.sci
VHDL/实验1/DE2/DE2_Default/VGA_Controller/Img_DATA.hex
VHDL/实验1/DE2/DE2_Default/VGA_Controller/Img_RAM.v
VHDL/实验1/DE2/DE2_Default/VGA_Controller/VGA_Controller.v
VHDL/实验1/DE2/DE2_Default/VGA_Controller/VGA_OSD_RAM.v
VHDL/实验1/DE2/DE2_Default/VGA_Controller/VGA_Param.h
VHDL/实验1/DE2/DE2_labs_vhdl/lab10_VHDL.pdf
VHDL/实验1/DE2/DE2_labs_vhdl/lab1_VHDL.pdf
VHDL/实验1/DE2/DE2_labs_vhdl/lab2_VHDL.pdf
VHDL/实验1/DE2/DE2_labs_vhdl/lab3_VHDL.pdf
VHDL/实验1/DE2/DE2_labs_vhdl/lab4_VHDL.pdf
VHDL/实验1/DE2/DE2_labs_vhdl/lab5_VHDL.pdf
VHDL/实验1/DE2/DE2_labs_vhdl/lab6_VHDL.pdf
VHDL/实验1/DE2/DE2_labs_vhdl/lab7_VHDL.pdf
VHDL/实验1/DE2/DE2_labs_vhdl/lab8_VHDL.pdf
VHDL/实验1/DE2/DE2_labs_vhdl/lab9_VHDL.pdf
VHDL/实验1/DE2-70/DE2_70 User manual_v101.pdf
VHDL/实验1/DE2-70/DE2_70_pin_assignments.csv
VHDL/实验1/DE2-70/Getting Started with Altera DE2-70 board.pdf
VHDL/实验1/DE2-70/tut_quartus_intro_schem.pdf
VHDL/实验1/DE2-70/tut_quartus_intro_vhdl.pdf
VHDL/实验1/DE2-70/DE2_70_default/AUDIO_DAC.v
VHDL/实验1/DE2-70/DE2_70_default/DE2_70_Default.pin
VHDL/实验1/DE2-70/DE2_70_default/DE2_70_Default.pof
VHDL/实验1/DE2-70/DE2_70_default/DE2_70_Default.qpf
VHDL/实验1/DE2-70/DE2_70_default/DE2_70_Default.qsf
VHDL/实验1/DE2-70/DE2_70_default/DE2_70_Default.sof
VHDL/实验1/DE2-70/DE2_70_default/DE2_70_Default.v
VHDL/实验1/DE2-70/DE2_70_default/DE2_70_flash_word_tester.v
VHDL/实验1/DE2-70/DE2_70_default/Flash_Command.h
VHDL/实验1/DE2-70/DE2_70_default/Flash_Controller.v
VHDL/实验1/DE2-70/DE2_70_default/flash_default_tester.v
VHDL/实验1/DE2-70/DE2_70_default/flash_writer.v
VHDL/实验1/DE2-70/DE2_70_default/LCD.V
VHDL/实验1/DE2-70/DE2_70_default/LCD_Controller.v
VHDL/实验1/DE2-70/DE2_70_default/LCD_TEST.v
VHDL/实验1/DE2-70/DE2_70_default/old_I2C_AV_Config.v
VHDL/实验1/DE2-70/DE2_70_default/old_I2C_Controller.v
VHDL/实验1/DE2-70/DE2_70_default/old_Reset_Delay.v
VHDL/实验1/DE2-70/DE2_70_default/old_SEG7_LUT.v
VHDL/实验1/DE2-70/DE2_70_default/old_SEG7_LUT_8.v
VHDL/实验1/DE2-70/DE2_70_default/Reset_Delay.v
VHDL/实验1/DE2-70/DE2_70_default/VGA_Audio_PLL.v
VHDL/实验1/DE2-70/DE2_70_default/VGA_Controller/Img_DATA.hex
VHDL/实验1/DE2-70/DE2_70_default/VGA_Controller/Img_RAM.bsf
VHDL/实验1/DE2-70/DE2_70_default/VGA_Controller/Img_RAM.v
VHDL/实验1/DE2-70/DE2_70_default/VGA_Controller/VGA_Controller.v
VHDL/实验1/DE2-70/DE2_70_default/VGA_Controller/VGA_Controller.v.bak
VHDL/实验1/DE2-70/DE2_70_default/VGA_Controller/VGA_OSD_RAM.v
VHDL/实验1/DE2-70/DE2_70_default/VGA_Controller/VGA_OSD_RAM.v.bak
VHDL/实验1/DE2-70/DE2_70_default/VGA_Controller/VGA_Param.h
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_verilog/lab10_Verilog.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_verilog/lab1_Verilog.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_verilog/lab2_Verilog.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_verilog/lab3_Verilog.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_verilog/lab4_Verilog.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_verilog/lab5_Verilog.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_verilog/lab6_Verilog.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_verilog/lab7_Verilog.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_verilog/lab8_Verilog.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_verilog/lab9_Verilog.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_vhdl/lab10_VHDL.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_vhdl/lab1_VHDL.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_vhdl/lab2_VHDL.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_vhdl/lab3_VHDL.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_vhdl/lab4_VHDL.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_vhdl/lab5_VHDL.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_vhdl/lab6_VHDL.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_vhdl/lab7_VHDL.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_vhdl/lab8_VHDL.pdf
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_vhdl/lab9_VHDL.pdf
VHDL/实验1/DE2/DE2_Default/db
VHDL/实验1/DE2/DE2_Default/VGA_Controller
VHDL/实验1/DE2-70/DE2_70_default/VGA_Controller
VHDL/实验1/DE2-70/DE2_Digital_Logic/DE2_labs_

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 搜珍网是交换下载平台，只提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。更多...
  • 本站已设置防盗链，请勿用迅雷、QQ旋风等下载软件下载资源，下载后用WinRAR最新版进行解压.
  • 如果您发现内容无法下载，请稍后再次尝试；或换浏览器；或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
  • 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
查看所有评论

相关评论

暂无评论内容．

发表评论

*快速评论： 推荐 一般 有密码 和说明不符 不是源码或资料 文件不全 不能解压 纯粹是垃圾
*内　　容：
*验 证 码：
搜珍网 www.dssz.com

浏览历史记录

关闭