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文件名称:Digital-clock-design

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    8.85kb
  • 已下载：
    0次
  • 提 供 者：
    xia***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用VHDL语言设计数字钟.实现以下功能：正常走表，时间设置，闹钟设置，整点报时，闹钟提醒。-Digital clock using VHDL language . Achieve the following functions: normal walking table, time settings, alarm settings, the whole point timekeeping, alarm.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Digital clock design/VHDL数字时钟设计.doc
Digital clock design

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