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文件名称:adder

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2012-11-16
  • 文件大小：
    7.58kb
  • 已下载：
    0次
  • 提 供 者：
    g****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

实现两个一位二进制数的相加，程序简单易懂，特别适合作为quartus ii的练习-a plus b
(系统自动生成,下载前可以参看下载内容)

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