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文件名称:shixuzhuangtaiji

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-07-18
  • 文件大小：
    932byte
  • 已下载：
    0次
  • 提 供 者：
    李****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

通过verilog hdl语言实现对时序状态机的编写-By verilog hdl language for writing timing state machine
(系统自动生成,下载前可以参看下载内容)

下载文件列表

时序状态机/mealy_fsm1.v
时序状态机/mealy_fsm2.v
时序状态机

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