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文件名称:clock-verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-08-22
  • 文件大小：
    17.79kb
  • 已下载：
    0次
  • 提 供 者：
    xiad*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

数字钟，功能：12时/24时切换显示，校时,时间很准（4位数码管显示），内含sof，pof，tcl，四个文件，在开发板C1上已实现-digital clock ，
(系统自动生成,下载前可以参看下载内容)

下载文件列表

digital clock/shuzizhong.pof
digital clock/shuzizhong.sof
digital clock/shuzizhong.tcl
digital clock/shuzizhong.v
digital clock

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