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文件名称:ddr

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [ASM] [源码]
  • 上传时间：
    2016-06-23
  • 文件大小：
    4.71mb
  • 已下载：
    1次
  • 提 供 者：
    松***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

ddr2控制器设计,适用于xilinx fpga,内含IP软核 -ddr2 controller design for xilinx fpga, embedded IP soft core
(系统自动生成,下载前可以参看下载内容)

下载文件列表

ddr/
ddr/86872581wb-ddr.zip
ddr/DDR2-verilog/
ddr/DDR2-verilog.rar
ddr/DDR2-verilog/9.2/
ddr/DDR2-verilog/9.2/altclklock.v
ddr/DDR2-verilog/9.2/chart/
ddr/DDR2-verilog/9.2/chart/图9-16.bmp
ddr/DDR2-verilog/9.2/chart/图9-17.bmp
ddr/DDR2-verilog/9.2/chart/图9-19.bmp
ddr/DDR2-verilog/9.2/chart/图9-20.bmp
ddr/DDR2-verilog/9.2/chart/图9-22.bmp
ddr/DDR2-verilog/9.2/chart/图9-23.bmp
ddr/DDR2-verilog/9.2/chart/图9-26.bmp
ddr/DDR2-verilog/9.2/chart/图9-27.bmp
ddr/DDR2-verilog/9.2/ddr.cr.mti
ddr/DDR2-verilog/9.2/ddr.mpf
ddr/DDR2-verilog/9.2/ddr_Command.v
ddr/DDR2-verilog/9.2/ddr_control_interface.v
ddr/DDR2-verilog/9.2/ddr_data_path.v
ddr/DDR2-verilog/9.2/ddr_sdram.v
ddr/DDR2-verilog/9.2/ddr_sdram_tb.v
ddr/DDR2-verilog/9.2/note.txt
ddr/DDR2-verilog/9.2/Params.v
ddr/DDR2-verilog/9.2/pll1.v
ddr/DDR2-verilog/9.2/transcript
ddr/DDR2-verilog/9.2/vsim.wlf
ddr/DDR2-verilog/9.2/wave/
ddr/DDR2-verilog/9.2/wave/ddr_command.bmp
ddr/DDR2-verilog/9.2/wave/ddr_control_interface.bmp
ddr/DDR2-verilog/9.2/wave/ddr_data_path.bmp
ddr/DDR2-verilog/9.2/wave/ddr_sdram.bmp
ddr/DDR2-verilog/9.2/wave/ddr_sdram_tb.bmp
ddr/DDR2-verilog/9.2/work/
ddr/DDR2-verilog/9.2/work/altclklock/
ddr/DDR2-verilog/9.2/work/altclklock/verilog.asm
ddr/DDR2-verilog/9.2/work/altclklock/_primary.dat
ddr/DDR2-verilog/9.2/work/altclklock/_primary.vhd
ddr/DDR2-verilog/9.2/work/ddr_command/
ddr/DDR2-verilog/9.2/work/ddr_command/verilog.asm
ddr/DDR2-verilog/9.2/work/ddr_command/_primary.dat
ddr/DDR2-verilog/9.2/work/ddr_command/_primary.vhd
ddr/DDR2-verilog/9.2/work/ddr_control_interface/
ddr/DDR2-verilog/9.2/work/ddr_control_interface/verilog.asm
ddr/DDR2-verilog/9.2/work/ddr_control_interface/_primary.dat
ddr/DDR2-verilog/9.2/work/ddr_control_interface/_primary.vhd
ddr/DDR2-verilog/9.2/work/ddr_data_path/
ddr/DDR2-verilog/9.2/work/ddr_data_path/verilog.asm
ddr/DDR2-verilog/9.2/work/ddr_data_path/_primary.dat
ddr/DDR2-verilog/9.2/work/ddr_data_path/_primary.vhd
ddr/DDR2-verilog/9.2/work/ddr_sdram/
ddr/DDR2-verilog/9.2/work/ddr_sdram/verilog.asm
ddr/DDR2-verilog/9.2/work/ddr_sdram/_primary.dat
ddr/DDR2-verilog/9.2/work/ddr_sdram/_primary.vhd
ddr/DDR2-verilog/9.2/work/ddr_sdram_tb/
ddr/DDR2-verilog/9.2/work/ddr_sdram_tb/verilog.asm
ddr/DDR2-verilog/9.2/work/ddr_sdram_tb/_primary.dat
ddr/DDR2-verilog/9.2/work/ddr_sdram_tb/_primary.vhd
ddr/DDR2-verilog/9.2/work/mt46v4m16/
ddr/DDR2-verilog/9.2/work/mt46v4m16/verilog.asm
ddr/DDR2-verilog/9.2/work/mt46v4m16/_primary.dat
ddr/DDR2-verilog/9.2/work/mt46v4m16/_primary.vhd
ddr/DDR2-verilog/9.2/work/pll1/
ddr/DDR2-verilog/9.2/work/pll1/transcript
ddr/DDR2-verilog/9.2/work/pll1/verilog.asm
ddr/DDR2-verilog/9.2/work/pll1/_primary.dat
ddr/DDR2-verilog/9.2/work/pll1/_primary.vhd
ddr/DDR2-verilog/9.2/work/_info
ddr/ddr_kongzhiqi/
ddr/ddr_kongzhiqi/ddr_kongzhiqi/
ddr/ddr_kongzhiqi/ddr_kongzhiqi/source/
ddr/ddr_kongzhiqi/ddr_kongzhiqi/source/ddr_ctrl.v
ddr/ddr_kongzhiqi/ddr_kongzhiqi/source/ddr_data.v
ddr/ddr_kongzhiqi/ddr_kongzhiqi/source/ddr_par.v
ddr/ddr_kongzhiqi/ddr_kongzhiqi/source/ddr_pll_orca.v
ddr/ddr_kongzhiqi/ddr_kongzhiqi/source/ddr_pll_orca_sp.v
ddr/ddr_kongzhiqi/ddr_kongzhiqi/source/ddr_sig.v
ddr/ddr_kongzhiqi/ddr_kongzhiqi/source/ddr_top.v
ddr/ddr_kongzhiqi/ddr_kongzhiqi/testbench/
ddr/ddr_kongzhiqi/ddr_kongzhiqi/testbench/ddr_tb.v
ddr/ddr_kongzhiqi/ddr_kongzhiqi/testbench/stimulus.v
ddr/DDR_SDRAM_verilog.rar
ddr/wb-ddr/
ddr/wb-ddr/wb_ddr/
ddr/wb-ddr/wb_ddr/.bzrignore
ddr/wb-ddr/wb_ddr/bench/
ddr/wb-ddr/wb_ddr/bench/lac/
ddr/wb-ddr/wb_ddr/bench/lac/dp_ram.v
ddr/wb-ddr/wb_ddr/bench/lac/lac.v
ddr/wb-ddr/wb_ddr/bench/lac/uart.v
ddr/wb-ddr/wb_ddr/bench/wb_memtest.v
ddr/wb-ddr/wb_ddr/bench/wb_memtest2.v
ddr/wb-ddr/wb_ddr/bench/wb_memtest3.v
ddr/wb-ddr/wb_ddr/boards/
ddr/wb-ddr/wb_ddr/boards/xilinx-s3esk/
ddr/wb-ddr/wb_ddr/boards/xilinx-s3esk/Makefile
ddr/wb-ddr/wb_ddr/boards/xilinx-s3esk/system.ucf
ddr/wb-ddr/wb_ddr/boards/xilinx-s3esk/system.v
ddr/wb-ddr/wb_ddr/boards/xilinx-s3esk/system.xst
ddr/wb-ddr/wb_ddr/boards/xilinx-s3esk/system_sim.save
ddr/wb-ddr/wb_ddr/boards/xilinx-s3esk/system_sim.v
ddr/wb-ddr/wb_ddr/doc/
ddr/wb-ddr/wb_ddr/README
ddr/wb-ddr/wb_ddr/rtl/
ddr/wb-ddr/wb_ddr/rtl/async_fifo.v
ddr/wb-ddr/wb_ddr/rtl/ddr_clkgen.v
ddr/wb-ddr/wb_ddr/rtl/ddr_ctrl.v
ddr/wb-ddr/wb_ddr/rtl/ddr_include.v
ddr/wb-ddr/wb_ddr/rtl/ddr_init.v
ddr/wb-ddr/wb_ddr/rtl/ddr_pulse78.v
ddr/wb-ddr/wb_ddr/rtl/ddr_rpath.v
ddr/wb-ddr/wb_ddr/rtl/ddr_wpath.v
ddr/wb-ddr/wb_ddr/rtl/dpram.v
ddr/wb-ddr/wb_ddr/rtl/gray_counter.v
ddr/wb-ddr/wb_ddr/rtl/rotary.v
ddr/wb-ddr/wb_ddr/rtl/wb_ddr.v
ddr/wb-ddr/wb_ddr/sim/
ddr/wb-ddr/wb_ddr/sim/ddr/
ddr/wb-ddr/wb_ddr/sim/ddr/ddr.v
ddr/wb-ddr/wb_ddr/sim/ddr/ddr_parameters.vh
ddr/wb-ddr/wb_ddr/sim/ddr/parameters.v
ddr/wb-ddr/wb_ddr/sim/ddr/readme.txt
ddr/wb-ddr/wb_ddr/sim/unisims/
ddr/wb-ddr/wb_ddr/sim/unisims/BUFG.v
ddr/wb-ddr/wb_ddr/sim/unisims/DCM_SP.v
ddr/wb-ddr/wb_ddr/sim/unisims/FDDRRSE.v
ddr/xapp935/
ddr/xapp935.zip
ddr/xapp935/255205/
ddr/xapp935/255205/ml410_ppc_plb_ddr2/
ddr/xapp935/255205/ml410_ppc_plb_ddr2/data/
ddr/xapp935/255205/ml410_ppc_plb_ddr2/data/system.ucf
ddr/xapp935/255205/ml410_ppc_plb_ddr2/etc/
ddr/xapp935/255205/ml41

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