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文件名称:double_addsub

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2016-10-19
  • 文件大小：
    2.71kb
  • 已下载：
    0次
  • 提 供 者：
    adf***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

双字的加减法的verilog源代码和testbench，已经过测试-verilog source code and testbench double word addition and subtraction, and has been tested
(系统自动生成,下载前可以参看下载内容)

下载文件列表

double_addsub.v
double_addsub_tb.v

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