文件名称:JTAG_Example0_Verilog
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所属分类：
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- 上传时间：2017-07-06
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文件大小：377kb
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介绍说明－－下载内容来自于网络，使用问题请自行百度
一个Verilog的JTAG程序例子，包括完整的说明文档和源文件。(tap_top.v
This file is part of the JTAG Test Access Port (TAP)
http://www.opencores.org/projects/jtag/
Author(s): Igor Mohor (igorm@opencores.org))
This file is part of the JTAG Test Access Port (TAP)
http://www.opencores.org/projects/jtag/
Author(s): Igor Mohor (igorm@opencores.org))
(系统自动生成,下载前可以参看下载内容)
下载文件列表
JTAG_Example02
JTAG_Example02\Boundary-Scan Architecture.pdf
JTAG_Example02\doc
JTAG_Example02\doc\jtag.pdf
JTAG_Example02\doc\src
JTAG_Example02\doc\src\jtag.doc
JTAG_Example02\rtl
JTAG_Example02\rtl\verilog
JTAG_Example02\rtl\verilog\tap_defines.v
JTAG_Example02\rtl\verilog\tap_top.v
JTAG_Example02\Boundary-Scan Architecture.pdf
JTAG_Example02\doc
JTAG_Example02\doc\jtag.pdf
JTAG_Example02\doc\src
JTAG_Example02\doc\src\jtag.doc
JTAG_Example02\rtl
JTAG_Example02\rtl\verilog
JTAG_Example02\rtl\verilog\tap_defines.v
JTAG_Example02\rtl\verilog\tap_top.v