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文件名称:adder_4bits

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2017-11-30
  • 文件大小：
    2kb
  • 已下载：
    0次
  • 提 供 者：
    FM姜***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

实现四位先行加法器的功能以及测试代码，其中adder_4bits.v为模块代码，adder_4bits—_tb.v为测试代码。还附加 部分其他加法器测试代码(Implement the function of four bit first adder and test code)
相关搜索： verilog 四位先行加法器

(系统自动生成,下载前可以参看下载内容)

下载文件列表

文件名大小更新时间
adder_4bits.v 599 2017-11-30
adder_4bits_tb.v 550 2017-11-10
complement_adder_tb.v 369 2017-11-10
full_adder.v 176 2017-11-10
full_adder_tb.v 383 2017-11-10
adder_32bits_tb.v 657 2017-11-10

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