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文件名称:jeas_reversable-vedic-multiplier

  • 所属分类：
    其他
  • 标签属性：
    [PDF]
  • 上传时间：
    2018-03-07
  • 文件大小：
    544kb
  • 已下载：
    0次
  • 提 供 者：
    par***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

reversible logic is mainly used to achieve low power. peres gate HUG gate is used to design a vedic multiplier. reversible gate we can give n numbers of input and we can get n number of output
相关搜索： low power vlsi verilog vedic multiplier reversible counters low power BIST vhdl

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文件名大小更新时间
jeas_reversable-vedic-multiplier.pdf 716075 2018-02-19

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