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文件名称:divide

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    1.9kb
  • 已下载：
    1次
  • 提 供 者：
    许****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

Verilog hdl语言的常用除法器设计，可使用modelsim进行仿真-Commonly used languages Verilog hdl divider design, can use the ModelSim simulation
相关搜索： verilog 除法器 verilog hdl 除法 verilog 除法 hdl verilog 乘法 divide modelsim verilog divide

(系统自动生成,下载前可以参看下载内容)

下载文件列表

除法器设计/rest_div_int.v
除法器设计/seq_div.v
除法器设计

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