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文件名称:clk_div
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所属分类:
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- 上传时间:2012-11-16
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文件大小:158.15kb
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介绍说明--下载内容来自于网络,使用问题请自行百度
VHDL语言描述,时钟分频,给定CPLD试验板系统时钟设置50M,但由于本作品的需要,我们将系统时钟经过20分频得到DS18B20所需的工作时钟,大约为1.25M。-VHDL language descr iption, the clock frequency, a given CPLD experiment board system clock set 50M, but as a result of this work, we will be the system clock frequency after 20 hours of work needed to be DS18B20 clock, about 1.25M.
相关搜索: clk_d
ds18b20 vhdl
(系统自动生成,下载前可以参看下载内容)
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clk_div/clk_div.bsf
clk_div/clk_div.done
clk_div/clk_div.fit.rpt
clk_div/clk_div.fit.smsg
clk_div/clk_div.fit.summary
clk_div/clk_div.flow.rpt
clk_div/clk_div.map.rpt
clk_div/clk_div.map.summary
clk_div/clk_div.pin
clk_div/clk_div.pof
clk_div/clk_div.qpf
clk_div/clk_div.qsf
clk_div/clk_div.qws
clk_div/clk_div.sim.rpt
clk_div/clk_div.tan.rpt
clk_div/clk_div.tan.summary
clk_div/clk_div.vhd
clk_div/clk_div.vhd.bak
clk_div/clk_div.vwf
clk_div/db/clk_div.(0).cnf.cdb
clk_div/db/clk_div.(0).cnf.hdb
clk_div/db/clk_div.asm.qmsg
clk_div/db/clk_div.asm_labs.ddb
clk_div/db/clk_div.cbx.xml
clk_div/db/clk_div.cmp.cdb
clk_div/db/clk_div.cmp.hdb
clk_div/db/clk_div.cmp.logdb
clk_div/db/clk_div.cmp.rdb
clk_div/db/clk_div.cmp.tdb
clk_div/db/clk_div.cmp0.ddb
clk_div/db/clk_div.dbp
clk_div/db/clk_div.db_info
clk_div/db/clk_div.eco.cdb
clk_div/db/clk_div.eds_overflow
clk_div/db/clk_div.fit.qmsg
clk_div/db/clk_div.hier_info
clk_div/db/clk_div.hif
clk_div/db/clk_div.map.cdb
clk_div/db/clk_div.map.hdb
clk_div/db/clk_div.map.logdb
clk_div/db/clk_div.map.qmsg
clk_div/db/clk_div.pre_map.cdb
clk_div/db/clk_div.pre_map.hdb
clk_div/db/clk_div.psp
clk_div/db/clk_div.pss
clk_div/db/clk_div.rtlv.hdb
clk_div/db/clk_div.rtlv_sg.cdb
clk_div/db/clk_div.rtlv_sg_swap.cdb
clk_div/db/clk_div.sgdiff.cdb
clk_div/db/clk_div.sgdiff.hdb
clk_div/db/clk_div.signalprobe.cdb
clk_div/db/clk_div.sim.cvwf
clk_div/db/clk_div.sim.hdb
clk_div/db/clk_div.sim.qmsg
clk_div/db/clk_div.sim.rdb
clk_div/db/clk_div.sld_design_entry.sci
clk_div/db/clk_div.sld_design_entry_dsc.sci
clk_div/db/clk_div.syn_hier_info
clk_div/db/clk_div.tan.qmsg
clk_div/db/clk_div.tis_db_list.ddb
clk_div/db/prev_cmp_clk_div.map.qmsg
clk_div/db/prev_cmp_clk_div.qmsg
clk_div/db/prev_cmp_clk_div.sim.qmsg
clk_div/db/wed.wsf
clk_div/db
clk_div
clk_div/clk_div.bsf
clk_div/clk_div.done
clk_div/clk_div.fit.rpt
clk_div/clk_div.fit.smsg
clk_div/clk_div.fit.summary
clk_div/clk_div.flow.rpt
clk_div/clk_div.map.rpt
clk_div/clk_div.map.summary
clk_div/clk_div.pin
clk_div/clk_div.pof
clk_div/clk_div.qpf
clk_div/clk_div.qsf
clk_div/clk_div.qws
clk_div/clk_div.sim.rpt
clk_div/clk_div.tan.rpt
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clk_div/clk_div.vhd
clk_div/clk_div.vhd.bak
clk_div/clk_div.vwf
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clk_div/db/wed.wsf
clk_div/db
clk_div
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