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文件名称:viterbidecoder

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    4.57kb
  • 已下载：
    0次
  • 提 供 者：
    zho***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

viterbi译码器的Verilog实现,(3,1,7)零尾卷积码-viterbi decoder implementation by verilog HDL （3，1，7）zero tail conventional code
相关搜索： viterbi verilog viterbi decoder verilog viterbi viterbi decoder in verilog viterbidecoder in verilog verilog code of viterbi decoder

(系统自动生成,下载前可以参看下载内容)

下载文件列表

viterbidecoder/ASC.v
viterbidecoder/BMU.v
viterbidecoder/opt.v
viterbidecoder/shiftReg.v
viterbidecoder/top.v
viterbidecoder

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