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文件名称:DDR_controller_verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [PDF]
  • 上传时间：
    2012-11-16
  • 文件大小：
    609.34kb
  • 已下载：
    0次
  • 提 供 者：
    张***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

ddr的控制程序，用verilog实现的，非常的具体。-ddr
相关搜索： VHDL DDR

(系统自动生成,下载前可以参看下载内容)

下载文件列表

DDR_controller_verilog/doc/ddr_sdram.pdf
DDR_controller_verilog/model/mt46v4m16.v
DDR_controller_verilog/route/ddr_sdram.csf
DDR_controller_verilog/route/ddr_sdram.esf
DDR_controller_verilog/route/ddr_sdram.psf
DDR_controller_verilog/route/ddr_sdram.quartus
DDR_controller_verilog/route/ddr_sdram.vqm
DDR_controller_verilog/route/pll1.v
DDR_controller_verilog/simulation/ddr_compile_all.v
DDR_controller_verilog/simulation/ddr_sdram_tb.v
DDR_controller_verilog/simulation/modelsim.ini
DDR_controller_verilog/simulation/work/altclklock/verilog.psm
DDR_controller_verilog/simulation/work/altclklock/_primary.dat
DDR_controller_verilog/simulation/work/altclklock/_primary.vhd
DDR_controller_verilog/simulation/work/ddr_command/verilog.psm
DDR_controller_verilog/simulation/work/ddr_command/_primary.dat
DDR_controller_verilog/simulation/work/ddr_command/_primary.vhd
DDR_controller_verilog/simulation/work/ddr_control_interface/verilog.psm
DDR_controller_verilog/simulation/work/ddr_control_interface/_primary.dat
DDR_controller_verilog/simulation/work/ddr_control_interface/_primary.vhd
DDR_controller_verilog/simulation/work/ddr_data_path/verilog.psm
DDR_controller_verilog/simulation/work/ddr_data_path/_primary.dat
DDR_controller_verilog/simulation/work/ddr_data_path/_primary.vhd
DDR_controller_verilog/simulation/work/ddr_sdram/verilog.psm
DDR_controller_verilog/simulation/work/ddr_sdram/_primary.dat
DDR_controller_verilog/simulation/work/ddr_sdram/_primary.vhd
DDR_controller_verilog/simulation/work/ddr_sdram_tb/verilog.psm
DDR_controller_verilog/simulation/work/ddr_sdram_tb/_primary.dat
DDR_controller_verilog/simulation/work/ddr_sdram_tb/_primary.vhd
DDR_controller_verilog/simulation/work/mt46v4m16/verilog.psm
DDR_controller_verilog/simulation/work/mt46v4m16/_primary.dat
DDR_controller_verilog/simulation/work/mt46v4m16/_primary.vhd
DDR_controller_verilog/simulation/work/pll1/verilog.psm
DDR_controller_verilog/simulation/work/pll1/_primary.dat
DDR_controller_verilog/simulation/work/pll1/_primary.vhd
DDR_controller_verilog/simulation/work/_info
DDR_controller_verilog/source/altclklock.v
DDR_controller_verilog/source/ddr_Command.v
DDR_controller_verilog/source/ddr_control_interface.v
DDR_controller_verilog/source/ddr_data_path.v
DDR_controller_verilog/source/ddr_sdram.v
DDR_controller_verilog/source/Params.v
DDR_controller_verilog/source/pll1.v
DDR_controller_verilog/控制程序.txt
DDR_controller_verilog/simulation/work/altclklock
DDR_controller_verilog/simulation/work/ddr_command
DDR_controller_verilog/simulation/work/ddr_control_interface
DDR_controller_verilog/simulation/work/ddr_data_path
DDR_controller_verilog/simulation/work/ddr_sdram
DDR_controller_verilog/simulation/work/ddr_sdram_tb
DDR_controller_verilog/simulation/work/mt46v4m16
DDR_controller_verilog/simulation/work/pll1
DDR_controller_verilog/simulation/work
DDR_controller_verilog/doc
DDR_controller_verilog/model
DDR_controller_verilog/route
DDR_controller_verilog/simulation
DDR_controller_verilog/source
DDR_controller_verilog

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