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uartvhrilog
- This Verilog HDL descr iption implements a UART.
109341_
- Design, Implementation and Testing of a Digital Baseband Receiver for Spread Spectrum Telesensing (VHDL)-Design, Implementation and Testing of a Digital Baseba nd Receiver for Spread Spectrum Telesensing (V HDL)
ihoijge
- 掌握用Verilog HDL语言或VHDL语言设计一个由32个寄存器组成的字长为32位的寄 存器组。-Master the use of Verilog HDL or VHDL language design language a register composed of 32 32-bit word length for the device hosting group.
delphi-spy
- 和spy++类似的一个代码，这些有名的软件老被游戏封闭，自己写了个获取当前窗口的hdl-And the spy++ like a code, these well-known software, games and old have been closed, himself wrote a month to get the current window hdl
VRILOGHDLtrafficlight
- 一个比较好的交通灯控制器系统，采用VARILOG HDL语言编程。-A better traffic light controller system that uses VARILOG HDL language programming.
cpld11245
- 主要介绍了等精度频率测量原理，该原理具有在整个测试频段内保持高精度频率 测量的优点 同时在该原理基础上，采用了Verilog HDL语言设计了高速的等精度测频 模块，并且利用EDA开发平台QUARTUS11 3 .0对CPLD芯片进行写人，实现了计数等 主要逻辑功能 还使用C语言设计了该等精度频率计的主控程序以提高测量精度。本设 计实现了对频率变化范围较大的信号进行频率测量，能够满足高速度、高精度的测频要 求。-Introduced, such as the accuracy
yima3_8
- 译码是编码的逆过程，它的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号。此程序虽然简单，但能很好的理解用eril HDL语言设计组合逻辑电路的过程。-Decoding is the inverse process of encoding, and its function is to have a specific meaning to distinguish between binary code and converted into control signals. Althoug
VerilogHDL
- 本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点 结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合 利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。-This paper analyzes the FIR digital filter structure an
EDAshuzhizhong
- 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, digital clock, and h
CCDDRIVE(TCD1206UD)
- 关于一款线阵CCD TCD1206UD 的驱动设计，波形符合工作要求-On how the system in SOPC using HDL language development from a custom IP core
Drawingausefulpicture
- Drawing a useful picture The sync generator is best rewritten to be used as an HDL module where we generate R, G and B outside. Also the X and Y counters are more useful if they start counting from the drawing area.
UART_VHDL
- 由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA/CPLD和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬勃发展的关键因素之一就是采用了硬件描述语言(HDL)描述电路系统。就FPGA和CPLD开发而言，比较流行的HDL主要有Verilog HDL、VHDL、ABEL-HDL和 AHDL 等，其中VHDL和Verilog HDL因适合
traffic
- 实现路口交通灯系统的控制方法很多，可以用标准逻辑器件，可编程控制器PLC，单片机等方案来实现。但是这些控制方法的功能修改及调试都需要硬件电路的支持，在一定程度上增加了功能修改及系统调试的困难。因此，在设计中采用EDA技术，应用目前广泛应用的Verilog HDL硬件电路描述语言，实现交通灯系统控制器的设计，利用MAX+PLUS 集成开发环境进行综合、仿真，并下载到CPLD可编程逻辑器件中，完成系统的控制作用。-Intersection traffic signal systems to ach
verilog_hdl_135
- veriloghdl教程135例是对初学者的引导，挺好的，要慢慢看-verilog hdl is a beginners tutorial 135 cases of guidance, in very good shape, it is necessary to wait and see
digi_clock
- VerilogHDL程序，功能是可以实现一个数字电子时钟。-It s a Verilog-HDL procedure which can makes a digital electronic clock.
uart_rx
- Tcode is in VERILOG HDL (Hardware descr iption language) code is of UART (universal asynchronous receiver&transmitter) receiver . its objective is to accept serial data from port of computer and allow it to come in a FPGA-Tcode is in VERILOG HDL
seven_seg_decoder
- ITS A verilog HDL code for seven segment display .. on different FPGA there are seven segment displays available .. any number from 0 to 9 can be displayed on it .. using this decoder a BCD input is required .. that would be decoded to seven segment
T4_01_Introduccion_VHDL
- HDL fue diseñ ado en base a los principios de la programación estructurada. La idea es definir la interfaz de un modulo de hardware mientras deja invisible sus detalles internos. La entidad (ENTITY) en VHDL es simplemente la declaración de las en
A
- 此为用verilog hdl编写的FPGAproject 其中A5+工程为带vga显示 分辨率600*800@60HZ 带字母显示（直接将ASCII码输入到寄存器中 窗口大小可调整）；A1工程为软核处理器 可配合使用 实测功能强大-This is written in Verilog HDL FPGAproject the A5+ engineering with VGA display resolution 600*800@60HZ with letters display directly
verilog2vhdl
- Verilog2C++ translates a C++ class of a Verilog design using a cycle-accurate representation of each nets and registers. Verilog2C++ is about 10 times faster than other commercial simulators, but has only simple functions.