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sequence_test
- 电路在每个clk下降沿检查输入数据.输入数据为串行位流din.当输入数据流出现10110时,输出Asm输出一个clk宽的1,否则为0. -Clk falling edge of each circuit checks the input data. Input data for the serial bit stream din. Occurs when the input data stream 10110, the output Asm output of a clk-wide one,
Sequencedetector
- 序列检测器可用来检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。当检测器连续收到一组串行二进制码后，若这组码与检测器中预制的码相同，输出为A，否则输出为B。序列检测I/O口的设计如下：设Din是串行数据输入端，clk是工作时钟，clr是复位信号，D是8位待检测预置数，QQ是检测结果输出端。-Sequence detector can be used to detect one or more sets consisting of binary code from the
divideclk
- 一个简单的由vhdl代码描述的分频器模型-it is code writing by vhdl,and it is used for divede clk
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- CPU的时钟产生器 根据CLK信号输出4个时钟信号-CPU clock generator 4 under the CLK signal output clock signal
miaobiao
- 秒表 秒表的设计要有三个输入端：runstop,rst和clk.-clock
pl922-7731-zj-i2ctest
- /*2051和ad7715相联程序*/ /*05.01.18改成phlips922芯片*/ /*降低频率(相当于2051的4M晶振)，双极性(用7650的+-5V),128倍增益*/ /*05.02.26采用新板子，clk等有改变*/ /*05.03.28把双极性改成单极性*/ /*05.11.19改成i2c传送数据*/-/* 2051 and the ad7715 linked program*//* 05.01.18 change phlips922 chip*//* r
counter
- a program for the up down counter with clk setting so that it can be ported directly on to fpga nexsys board
clk_div
- 分频计数器verilog源代码,包括实验说明文档,清晰易懂.-this code can easily be understood and teaches you how to divide the clock.
clk
- 报告和程序文件 电子闹钟简单程序代码 内又代码和报告 非常使用-vhdl
verilog
- 设计可以对两个运动员赛跑计时的秒表:(1）只有时钟（clk）和一个按键（key），每按一次，key是持续一个时钟周期的高电平脉冲 （2）秒表输出用0－59的整数表示 （3）key： （A）按一下key，开始计数； （B）第一个运动员到终点时第二下key，记住时间，继续计数； （C）二个运动员到时按第三下key，停止计数； （D）然后按第四下key，秒表输出第一个运动员到终点的时间，即按第二下key时记住的计数值； （E）按第五下key，秒表清0。 -Design
CLK
- 一个非常简易的桌面时钟软件，按右键可退出程序。-A Simple Clock ，click right button of mouse to exit.
memory
- 设计一个能够对实验台上的存储器读写的部件，满足以下目标： （1）一个16位的存储器地址寄存器。该寄存器在reset为低电平时清零，在时钟clk的上升沿加1，地址寄存器在超过ox000f后下一个时钟上升沿回到0。 （2）一个标志寄存器，在reset为低电平时复位为0，当存储器地址寄存器等于0x000f后，下一个时钟clk的上升沿标志寄存器翻转。 （3）在标志寄存器为0时执行存储器存数功能，从存储器的0单元开始存16个16位数。按动一次单脉冲按钮，存一次数，存的数由内部产生，不由实验台开
cnt10
- Clk为50MHz的时钟信号输入；rst为复位控制按键（低电平有效）；en(0-2)通过三个按键分别控制3种状态（低电平有效）。 1. 当en(0)=`0`时，启动加法计数并将结果动态显示到两位数码管上，同时另外的两位数码管的6段以相反方向按顺序闪烁 2. 当en(1)=`0`时，启动减法计数并将结果动态显示到两位数码管上，同时另外的两位数码管的6段以相反方向按顺序闪烁，闪烁方向与加法的相反； 3. 当en(2)=`0`时，启动LED闪烁功能，LED灯按顺序逐个流水闪动； 4.
ADdebugger
- AD调试程序，把CLK 进行4分频，得到TLC5510的转换时钟，输出使能赋低电平dout<=din-AD debugger, the CLK is divided by 4 TLC5510 conversion clock output enable endowed low dout <= din
clk
- sin波形发生图形，应用智能老师款到即发了快速打击 -sin waveform generation graphics application smart teacher paragraph to that made a rapid strike
counter
- 设计一个十进制计数器模块，输入端口包括 reset、up_enable 和 clk，输出端口为 count 和 bcd，当 reset 有效时（低电平），bcd 和 count 输出清零，当 up_enable 有效时（高电 平），计数模块开始计数（clk 脉冲数），bcd 为计数输出，当计数为 9 时，count 输出一 个脉冲（一个 clk周期的高电平，时间上与“bcd=9”时对齐）-Design of a decimal counter module, input port,
automobile-tail-light
- 汽车尾灯控制器设计 （1）汽车尾部左右两侧各４盏指示灯。 （2）汽车正常行驶时指示灯都不亮。 （3）汽车右转弯时，右侧的一盏指示灯亮。 （4）汽车左转弯时，左侧的一盏指示灯亮。 （5）汽车刹车时，左右两侧的一盏指示灯同时亮。 （6）汽车在夜间行驶时，左右两侧有指示灯同时一直亮，供照明使用。 系统的输入信号包括：系统时钟信号CLK，汽车左转弯控制信号LEFT，汽车右转弯控制信号RIGHT，刹车信号BRAKE，夜间行驶信号NIGHT。 系统的输入信号包括：汽
adc_ctl
- AD采集芯片ADS8328的Verilog驱动代码，经过验证可用 -//Target IC: ADS8328(Read Frame Controlled via CS(FS=1) // IC Descr iption: Manual Channel Select, CLK Period = 10MHz(1MHz-21MHz), CS_n Low to DataVaild [3ns,15ns] // IC Time Sequence: da_tick = 50ns, da work p
fifttosto
- this is clk 50 to 100
TRK-KEA64_Labs
- KEAZN32 的所有程序源码，仅供参考用(KEAZN32 CLK source code, for reference only)