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PID
- 用Verilog HDL编写的PID程序代码，成功调试，运行良好。-The source code of PID in Verilog HDL.Simulation was successful.
CLOCK
- 文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
Sdram_Control_4Port
- SDRAM控制器HDL实现，sdram为美光公司的-sdram controller
i2s_rel1_2
- I2S verilog HDL code including test environment
cpld11245
- 主要介绍了等精度频率测量原理，该原理具有在整个测试频段内保持高精度频率 测量的优点 同时在该原理基础上，采用了Verilog HDL语言设计了高速的等精度测频 模块，并且利用EDA开发平台QUARTUS11 3 .0对CPLD芯片进行写人，实现了计数等 主要逻辑功能 还使用C语言设计了该等精度频率计的主控程序以提高测量精度。本设 计实现了对频率变化范围较大的信号进行频率测量，能够满足高速度、高精度的测频要 求。-Introduced, such as the accuracy
digi_clock.7z
- v.hdl檔的電子時鐘,只要請動sw就會開始顯示-v.hdl file an electronic clock, as long as the requested action will begin to show sw
pwm_avalon_interface
- altera 公司内部PWM的HDL及驱动代码-altera internal PWM and driver of the HDL code
VerilogHDL
- 本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点 结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合 利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。-This paper analyzes the FIR digital filter structure an
EDAshuzhizhong
- 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, digital clock, and h
traffic
- verilog HDl 交通灯的实现,而且这是有别于一般的vhdl语言-verilog HDl traffic light
IOcontrol
- 输入输出控制的状态机，verilog HDL源码-Input and output control state machine, verilog HDL source
i2c.tar
- I2C verilog HDL code including test environment
seven_seg_decoder
- ITS A verilog HDL code for seven segment display .. on different FPGA there are seven segment displays available .. any number from 0 to 9 can be displayed on it .. using this decoder a BCD input is required .. that would be decoded to seven segment
VREILOG-HDL-clock-source-code
- VREILOG HDL clock source code，VREILOG HDL数字时钟 源代码。-VREILOG HDL clock source code
Verilog-HDL
- Verilog HDL的基本语法的学习资料。-Verilog HDL the basic syntax.
eetop.cn_Active-HDL-9.1crack
- active hdl 仿真vrack-active hdl simulator vrack。。。。。。。。
cnt12
- 十二进制计数器，基于verilog HDL实现。(Twelve decimal counter)
VERILOG+HDL快速入门
- VERILOG HDL 快速入门(VERILOG Quick Reference Manual)
eetop.cn_5个ARM_core
- 5 个ARM core HDL实现，设计的还不错(ARM core HDL implementation)
AD多通道采集 FFT实验
- FFT核和AD多通道采集的Verilog HDL(Verilog HDL with FFT Core and AD Multichannel Acquisition)