60进制计数器,其功能是实现60进制计数的vhdl语言

基于ｖｈｄｌ的电子时钟，其中包括六进制计数器和十进制计数器。-VHDL-based electronic clock, including six hexadecimal decimal counters and counters.

现代电子系统课程设计 基于DDS技术利用VHDL设计并制作一个数字式移相信号发生器。 （1）基本要求： a．频率范围：1Hz～4kHz，频率步进为1Hz，输出频率可预置。 b．A、B两路正弦信号输出，10位输出数据宽度 c．相位差范围为0～359°，步进为1.4°，相位差值可预置。 d．数字显示预置的频率（10进制）、相位差值。 （2）发挥部分 a．修改设计，增加幅度控制电路（如可以用一乘法器控制输出幅度）。 b．输出幅度峰峰值0.1～3.0V，步距0