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几种常用乘法器的Verilog、VHDL代码-Several common multiplier Verilog, VHDL code
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用FPGA实现一个简易的CPU，采用精简指令集结构，每一条指令有16bit，高三位为指令操作数，后13位为地址，该CPU能实现8种指令操作，分别有HLT（空一个中期）ADD（相加操作）SKZ（为零跳过）AND（相与操作）XOR（异或操作）LDA（读数据）STO（写数据）JMP（无条件跳转指令）。cpu包括8个部件，分别为时钟发生器、指令寄存器、累加器、算术逻辑单元、数据控制器、状态控制器、程序计数器、地址多路器，各个部件之间的相互操作关系由状态控制器来控制，程序指令存放在初始rom中，本例程存放
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Verilog code for 4 t0 1 multiplexer
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多路选择器（MUX）verilog hdl
多路选择器（MUX）verilog hdl-MUX (MUX) verilog hdl multiplexer (MUX) verilog hdl
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the multiplexer program are designed 2:1 and 4:1 in verilog model
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数字频率计
采用Verilog语言编写，分为8个模块，分别是计数器，门控，分频，寄存器，多路选择，动态位选择，BCD译码模块-Digital frequency meter using Verilog language, divided into eight modules, namely, the counter, gated, frequency, register, multiplexer, Dynamic Choice, BCD decoding module
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此源代码是基于Verilog语言的持续赋值方式定义的 2 选 1 多路选择器 、阻塞赋值方式定义的 2 选 1 多路选择器、非阻塞赋值、阻塞赋值、模为 60 的 BCD码加法计数器 、模为 60 的 BCD码加法计数器、BCD码—七段数码管显示译码器、用 casez 描述的数据选择器、隐含锁存器举例 ，特别是模为 60 的 BCD码加法计数器，这是我目前发现的最优源代码，应用于解码器领域。-This source code is based on the Verilog language def
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Verilog Code for 8 to 1 multiplexer for the code to be implemented on Altera DE2 board
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five multiplexer, verilog, altera de2 board~
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Testing Multiplexer on verilog
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Testing Multiplexer on verilog another way
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Testing Multiplexer on verilog pre-lab
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implementation of multiplexer using case statements in verilog
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implementation of multiplexer using if else statement in verilog
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使用VERILOG實現多工器之設計,並附上tb供測試-VERILOG realized using multiplexer design, along with tb for testing
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Verilog Code for 4*1 Multiplexer with testbench file-Verilog Code for 4*1 Multiplexer with testbench file...
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Verilog code for 1X8 multiplexer
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this is Implementation of 4 to 1 Multiplexer in verilog language for embedded design systems
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Multiplexer logic etc
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用Verilog实现数字脉宽调制模块，主要模块有锁相环、计数器、多路选择器(The digital pulse width modulation module is realized by Verilog. The main modules are PLL, counter and multiplexer)
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