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Verilog HDL练习题
- 硬件描述语言，对学习EDA的人，特别是初学者都有很大的参考价值。-hardware descr iption language, to learn the EDA people, especially beginners have great reference value.
Debussy
- Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形，它最強大的功能是：能夠在HDL source code、schematic diagram、waveform、state bubble diagram之間，即時做trace，協助工程師debug。 可能您會覺的：只要有simulator如ModelSim就可以做debug了，我何必再學這套軟體呢? 其實Debussy v5.0以後的新
mcu_interface
- FPGA与单片机接口，用Verilog hdl写的，仿真波形正确。
fifo
- 同步FIFO( Verilog HDL )
LCD_Driver
- LCD的驱动程序 用verilog HDL 编写 可以用于FPGA上 经过测试 可以使用
DisplayLCD
- 基于VRILOG HDL 的LCD控制显示字符程序；
spi_communication
- 单片机SPI通信模块verilog hdl
hdl_dump
- 在电脑上通过此软件可以识别PS2游戏机的硬盘,可以通过网络或直接挂PS2游戏机的硬盘灌游戏光盘镜像文件进去,配合HDL工具使用,这是此工具的源码.
多功能高精度信号发生器的设计
- 摘要：直接数字频率合成(DDS)是七十年代初提出的一种新的频率合技术，其数字结构满足了现代电子系统的许多要求，因而得到了迅速地发展。现场可编程门阵列器件(FPGA)的出现，改变了现代电子数字系统的设计方法，提出了一种全新的设计模式。本设计结合这两项技术，并利用单片机控制灵活的特点，开发了一种新的函数波形发生器。在实现过程中，本设计选用了Altera公司的EP1C6Q240C8芯片作为产生波形数据的主芯片，充分利用了该芯片的超大集成性和快速性。在控制芯片上选用了AT89C51单片机作为控制芯片。本
pwm
- pwm的占空比和死区时间可调的Verilog HDL程序设计和测试-duty cycle of pwm and adjustable dead time of the Verilog HDL design and testing procedures
seg7led
- Verilog HDL源码，显示器段数码管数字累加，测试通过-Verilog HDL source code, the display segment digital tube digital cumulative, testing through
sgs32
- Verlog HDL 写得一款32路方波发生器，例子是4路可以自己加，相位可调，频率可调，占空比可调。具体参见readme.doc.此处只提供了源码包含顶层模块sgs32.v 子模块dds.v和pll设置模块altp.v及波形驱动文件-Verlog HDL write a 32 square-wave generator, for example, is able to add 4-way, phase adjustable, adjustable frequency, adjustable d
lcd
- lcd1602的源程序Vrilog HDL语言编写-Vrilog HDL source lcd1602 languages
fspwm
- veirlog hdl语言，用单片机控制，可产生，产生10位pwm波形，并能设置分频-veirlog hdl language, using single-chip microcomputer control, can produce, resulting in 10 pwm waveform and frequency settings
hex2led
- 在quantusII环境下采用verilog HDL语言编辑的7段译码器HEX2LED设计 -In quantusII environment using verilog HDL language editors design 7-segment decoder HEX2LED
counter
- 计数器是数字电路系统中最基本的功能模块之一，设计时可以采用原理图或HDL语言完成。 下载验证时的计数时钟可选用连续或单脉冲，并用数码管显示计数值。 -The counter is one of the basic function module in the digital circuit system, can be used in the design of the schematic or HDL language completed. The download validatio
FPGA-design-and-verification-using-Simulink
- Xilinx System Generator for DSP is a MATLAB Simulink block set that facilitates system design. Targeting Xilinx FPGAs within the familiar MATLAB environment, System Generator for DSP gives you the ability to functionally simulate a design and use
video_20160727_mmz94lzfhx5qd
- 用verilog实现视力测试功能，可用蓝牙和按钮(Visual acuity test by Verilog)
pwm控制直流电机_verilog_l9110
- VERILOG语言 控制的直流电机 在各大数字逻辑软件如VIVADO ise 均可使用 功能强大 简单易学(motor controlled by VERILOG HDL)
eda
- 在Verilog HDL中使用任务（task）， 利用有限状态机进行时序逻辑的设计，利用SRAM设计一个LIFO(In Verilog HDL, the task (task) is used, the finite state machine is used to design the time series logic, and a LIFO is designed by SRAM)