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PCM30
- SHIFT_8REG是8位的一个具有移位功能的寄存器，每一次数据打入都会从这个寄存器的最低位打入，并相应进行向左移位。 ODD_110BREG是一个3位的备份寄存器，寄存器中存放的是奇数帧的同步头，也就是110。 EVEN_9BHREG是一个8位的备份寄存器，寄存器中存放的是偶数帧的同步头，也就是10011011。这两个寄存器的初始值在系统一开始就打入。 -SHIFT_8REG is eight with a displacement of the functional Regist
cmos_FPGA
- 采用Verilog语言,实现了FPGA控制视频芯片的数据采集,并将数据按帧存储起来-Verilog language, to achieve control of the FPGA chip video data acquisition, Data will be stored up by frame
pcm13
- ＰＣＭ采编器器系统是一种常用的遥测设备，它可以采集多路数据并进行通信传输和数据处理，PCM 采编器控制采集各个数据通道数据的时序，并加上帧同步码形成一定格式的数据，再进行并/串转换，形成串行数据流送到调制设备供传送。-PCM Editor System is a common telemetry equipment, It can be multi-channel data acquisition and communication transmission and data processin
ps2
- ＰＳ／２通讯协议是一种双向同步串行通讯协议。通讯的两端通过Ｃｌｏｃｋ（时钟脚）同步，并通过Ｄａｔａ（数据脚）交换数据。任何一方如果想抑制另外一方通讯时，只需要把Ｃｌｏｃｋ（时钟脚）拉到低电平。一般两设备间传输数据的最大时钟频率是３３ｋＨｚ，大多数ＰＳ／２设备工作在１０～２０ｋＨｚ。推荐值在１５ｋＨｚ左右，也就是说，Ｃｌｏｃｋ（时钟脚）高、低电平的持续时间都为４０μｓ。每一数据帧包含１１～１２个位。
csma030390
- 模拟Ethernet帧发送过程，使读者熟悉Ethernet帧的数据发送流程
UART
- 用FPGA实现了RS232异步串行通信，所用语言是VHDL，另外本人还有Verilog的欢迎交流学习，根据RS232 异步串行通信来的帧格式，在FPGA发送模块中采用的每一帧格式为：1位开始位+8位数据位+1位奇校验位+1位停止位，波特率为2400。由设置的波特率可以算出分频系数，具体算法为分频系数X=CLK/(BOUND*2)。
transfer_1
- EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的，发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd 输入由1 到0，逻辑0 要8 个CLK16 时钟周期，才是
MPEG
- MPEG-2TS 流嵌入控制数据的设计，设计的要求是用控制数据替换MPEG-2 TS 流中的空帧
SDH
- SDH开销的接收处理，要求： 1， A1和A2字节为帧头指示字节，A1为“11110110”，A2为“00101000”，连续3个A1字节后跟连续3个A2字节表示SDH一帧的开始。要求自行设计状态机，从连续传输的SDH字节流中找出帧头。 2， E2字节为勤务话通道开销，用于公务联络语音通道，其比特串行速率为64KHz(8*8K=64)。要求从SDH字节流中，提取E2字节，并按照64K速率分别串行输出E2码流及时钟，其中64K时钟要求基本均匀。（输出端口包括串行数据和64K串行时钟）
SDHAnalysis
- 光纤通信中的SDH数据帧解析及提取的VHDL实现源代码，共包含帧同步、E1及F1码流提取、DCC1码流提取、帧头开销串行输出四个主要模块-SDH fiber-optic communication data frame analysis and retrieval implementation of VHDL source code, include the frame synchronization, E1 and F1 stream extraction, DCC1 stream extra
fpgashixiantongxin
- 提出了一种利用FPGA技术解决ARINC429通信的实现方案,该方案不仅使国内的ARINC429通信设备摆脱了对国外ASIC电路的依赖,还降低了设备成本,并且克服了国外ASIC电路的不足,实现了任意长度数据帧的群收和群发功能,具有较好的应用前景。利用该方案研制的ARINC429数据通信卡,已成功应用于空空导弹测控设备中。 -A use of FPGA technology to solve ARINC429 Communication program, which not only make
a1
- 基于FPGA的B超数据采集功能，根据输入图像的束同步与帧同步信号，采用中断控制进入FIFO的图像数据的读写操作！-FPGA-based B-data collection capabilities, according to the input image beam synchronization and frame synchronization signal used to control access to FIFO interrupt the operation of image dat
621739486
- 别是需要嵌入的控制数据、相应的字节时钟和数据使能。实现要求：TS流中的空帧很多，将某些空帧（188字节）全换为控制数据DIN（即在该空帧位置处构成一新的数据帧），按照TS流格式进行传输。TS流数据帧中的数据和控制数据不能出现丢失-nothing
tongbu
- 1、搜索出数据流中的帧同步字信号，并给出帧同步标志。 2、系统工作开始后，要连续3次确认帧同步字进入锁定状态后才输出帧同步标志。 3、在锁定状态时，如连续出现3次错误的帧同步字，则帧同步标志输出无效，系统重新进入搜索状态；否则继续输出有效的帧同步标志。 -1, the search for the data stream signal in the frame synchronization word and frame synchronization flag is given.
sdr
- 全数字OQPSK解调算法的研究及FPGA实现 论文介绍了OQPSK全数字接收解调原理和基于 软件无线电设计思想的全数字接收机的基本结构，详细阐述了当今OQPSK数字 解调中载波频率同步、载波相位同步、时钟同步和数据帧同步的一些常用算法， 并选择了相应算法构建了三种系统级的实现方案。通过MATLAB对解调方案的 仿真和性能分析，确定了FPGA中的系统实现方案。在此基础上，本文采用Verilog HDL硬件描述语言在Altera公司的QuartusⅡ开发平台上设计
syn_search
- 设计一检测电路，搜索帧同步码。要求在搜捕态能够正确地从数据流中提取帧同步码，在达到一定设计要求时进入稳定同步态。同时，要求帧同步检测电路具有一定的抗干扰能力，在稳定同步态发现帧失步次数超过设计要求时，系统要进入搜捕状态。-Design a detection circuit, the search frame synchronization code. Required to search state can correctly be extracted from the data stream
frame-synchronous-search-circuit
- 用verilog语言编写的帧同步搜索电路，输入数据data为8 bit并行数据流，基本结构为数据帧，帧长为10字节，帧同步字为H“FF”。clk为输入同步时钟。-Verilog language for frame synchronous search circuit, the input data is data for the 8-bit parallel data stream, the basic structure of the data frame, the frame lengt
CRC-code-realization
- 该代码主要用来实现通信中的数据帧里CRC校验功能-The code is used to realize the function of CRC check in telecommunication
uart
- VHDL实现串口转换的代码，串行通信的发送器有五个状态：--1.X_IDLE(空闲)状态 : 当UART被复位后,状态机将立刻进入这一状态,在这个状态下, -- 状态机一直等待发送命令XMIT_CMD,当接收到发送命令后,状态机进入X_START状态,准备发送起始位信号 --2.X_START状态 : 在这个状态下,UART发送一个位时间宽度的逻辑'0',信号至TXD,即 -- 起始位,紧接着状态机进入X_SHIFT状态,发一位数据 --3.X_WAIT状态 : 当状态机处于这一个状态时
帧同步
- 输入数据data为8 bit并行数据流，基本结构为数据帧，帧长为10字节。系统工作开始后，要连续3次确认帧同步字进入锁定状态后才输出帧同步标志。