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ac97_verilog_sourcecode
- AC97芯片的verilog实现，有兴趣可以研究下。verilog是一种硬件开发语言，语法与c类似。与VHDL并列为IC开发两大编程语言
8259
- 这是一个中断控制器的IP，功能很全，可以直接使用，类似于INTEL的8259，作为中断扩展。
UP3_CLOCK
- 在UP3开发板上已经验证过的VHDL代码。 精确到十分之一秒，具有闹钟，整点报时， 时间可重新设置等功能，在LCD1602上显示。 绝对推荐，比网上其他类似代码功能要全而且经过验证。
UP3_RTC_CLOCK
- 在UP3开发板上已经验证过的VHDL代码。精确到十分之一秒，具有闹钟，整点报时，时间可重新设置等功能，在LCD1602上显示。绝对推荐，比网上其他类似代码功能要全而且经过验证。最关键的是该代码是直接通过I2C总线来获取UP3开发板上的实时时钟芯片的时间的,当然也可以通过I2C对时钟芯片进行设置.
source7-8
- verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，7-8章-Verilog HDL 135 cases Guide : Verilog HDL language similar to the C language, to facilitate learning. This document with the source code, 7 - 8
source9-10
- verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，9-10章-Verilog HDL 135 cases Guide : Verilog HDL language similar to the C language, to facilitate learning. This document with the source code, 9-10
clock_verilog.rar
- verilog语言实现的数字钟，各种定时闹钟功能类似真实的表~利用EDA实验平台实现~~,Verilog language implementation of the digital clock, alarm clock features a variety of regular table similar to the real experimental platform ~ using EDA implementation ~ ~
CAN_IP.rar
- 这是CAN总线控制器的IP核，源码是由Verilog HDL编写的。其硬件结构与SJA1000类似，满足CAN2.0B协议。,This is a IP core of the CAN bus controller written by the Verilog HDL. whose structure is similar with SJA1000,supporting the protocol of CAN2.0B.
A_D_translate
- 利用实验板上的ADC0809做A/D转换器，实验板上的电位器提供模拟量输入，编制程序，将模拟量转换成二进制数字量，在数码管的最高两位显示出数字量来。另外要把模拟量值在数码管的最低三位显示出来。例如显示“80 2.50”（ 其中80是采样数值，而2.50是电压值。要求程序可连续运行以便测量不同的模拟电压（类似于电压表） （注意：多次采集求平均值可提高转换精度） -Experimental board do ADC0809 A/D converter, test board provides
source3-6
- verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，3-6章-Verilog HDL 135 cases Guide : Verilog HDL language similar to the C language, to facilitate learning. This document with the source code, 3-6
source11-12
- verilog hdl教程135例:verilog hdl语言类似于C语言，便于学习。本文档带有源代码，11-12章-Verilog HDL 135 cases Guide : Verilog HDL language similar to the C language, to facilitate learning. This document with the source code 11-10-12 Cap
mux21a
- 在VHDL结构体中用于描述逻辑功能和电路结构的语句分为顺序语句和并行语句两部分，顺序语句的执行方式十分类似于普通软件语言的程序执行方式，都是按照语句的前后排列方式顺序执行的。-VHDL structure in the body used to describe the logic function and circuit structure of the order of statements and expressions are divided into two parts in para
cpu
- 32位元浮点CPU,用VHDL语言以类似组合语言的方式写成-32 floating-point CPU(VHDL)
svc_timer33ms
- Verilog 下脉冲发生器的源代码，可用于模拟三相交流电过零点，主要用于调试一些类似SVC（无功补偿）控制器的一些算法-Pulse generator under the Verilog source code, can be used to simulate three-phase alternating current zero-crossing point, mainly for debugging similar SVC (reactive power compensation) co
eff1
- 利用Verilog实现的跑马灯，从护栏管的一端循环到另一端。其他类似此类的循环语句基本一样。-Marquee achieved using Verilog, from one end of tube to the other end of the cycle. Other similar expressions of such basic, like the cycle.
yinyue
- 用Verilog写的一个音乐演奏程序，可以发出类似警笛的声音，很有趣-Using Verilog to write a music program, issued a similar siren can sound very interesting
VHDLpaomadeng
- 通过VHDL语言来实现类似跑马灯的控制，通过高电平的转移来实现灯光的转移，利用QuartusII开发平台-Through the VHDL language to achieve similar Marquee control, transfer through the high level to achieve the transfer of light, using QuartusII development platform
edit4_16
- 4-16译码器,实现4位至16位的译码功能,类似于3-8译码器,通过时序验证.-4-16 decoder to achieve 4-16 in the decoding functions, similar to the 3-8 decoder, through the timing verification.
kongbao2
- 信道传输中所需的TS码流仿真包，数字电视的类似信号格式，VHDL编写，简单明了，希望对大家有帮助-The desired channel transmission simulation package TS stream, similar signal formats of digital TV, VHDL written, clear and simple, we want to help
EP3C25
- altera公司的EP3C25的官方参考设计，对开发类似型号的产品设计有很大帮助-EP3C25 altera' s official reference design, product design and development of similar models of great help