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  1. bahe

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  2. 设计四 拔河游戏机 1、 设计一个能进行拔河游戏的电路。 2、 电路使用15个(或9个)发光二极管,开机后只有中间一个发亮,此即拔河的中心点。 3、 游戏双方各持一个按钮,迅速地、不断地按动,产生脉冲,谁按得快,亮点就向谁的方向移动,每按一次,亮点移动一次。 4、 亮点移到任一方终端二极管时,这一方就获胜,此时双方按钮均无作用,输出保持,只有复位后才使亮点恢复到中心。 5、 用数码管显示获胜者的盘数。 教学提示: 1、 按钮信号即输入的脉冲信号,每按一次按钮都应能进行
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:292697
    • 提供者:万金油
  1. fir

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  2. 完成一个FIR数字滤波器的设计。要求: 1、 基于直接型和分布式两种算法。 2、 输入数据宽度为8位,输出数据宽度为16位。 3、 滤波器的阶数为16阶,抽头系数分别为h[0]=h[15]=0000,h[1]=h[14]=0065,h[2]=h[13]=018F,h[3]=h[12]=035A,h[4]=h[11]=0579,h[5]=h[10]=078E,h[6]=h[9]=0935,h[7]=h[8]=0A1F。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:5131
    • 提供者:xl
  1. lockvhdl

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  2. Ve一个简单的数字电子密码锁,密码为4 位。 功能 密码输入:每按下一个键,要求在数码管上显示,并依次左移; 密码清除:清除密码输入,并将输入置为”0000”;密码修改:将当前输入设为新的密码;上锁和开锁.
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-18
    • 文件大小:155080
    • 提供者:刘翔居
  1. firfilter

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  2. 实现一个FIR滤波器,基于直接型型算法 输入数据宽度:8位 输出数据宽度:16位 阶数:16阶 滤波器经转换后(右移16位)的特征参数为: h[0]=h[15]=0000 h[1]=h[14]=0065 h[2]=h[13]=018F h[3]=h[12]=035A h[4]=h[11]=0579 h[5]=h[10]=078E h[6]=h[9]=0935 h[7]=h[8]=0A1F
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-18
    • 文件大小:1641636
    • 提供者:Eric
  1. firfilter_da

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  2. 分布式算法在实现乘加功能时,是通过将各输入数据的每一对应位产生的部分积预先进行相加形成相应的部分积,然后再对各个部分积累加形成最终结果的,而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算的。与传统串行算法相比,分布式算法可极大地减少硬件电路的规模,提高电路的执行速度。 实现一个FIR滤波器,基于分布式算法 输入数据宽度:8位 输出数据宽度:16位 阶数:16阶 滤波器经转换后(右移16位)的特征参数为: h[0]=h[15]=0000 h[1]=h[14]=
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-18
    • 文件大小:2044514
    • 提供者:Eric
  1. crc16_ccitt

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  2. crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the testbench file of above module.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3242
    • 提供者:樊文杰
  1. ref-sqroot

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  2. 開平方根IP將sqroot_license.txt中的FEATURE 6AF8_0048 alterad 0000.00 permanent uncounted 4A689178551B VENDOR_STRING=gl15kdhm5gUPkJD7iM82mn$$ HOSTID=ANY加入就可以使用了!
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:40150
    • 提供者:lin
  1. 4

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  2. 控制模块是频率计的核心所在,具有如下所述功能: 对输入数据判断并输出档位信号; ——10KHZ最高位为1010,换高档,最低位为0000,小数点不亮,表无信号; ——100KHZ最高位为1010,换高档,最高位为0000,换低档测试; ——1MHZ、10MHZ同100KHZ测试档。 针对不同的档位输出不同的时基信号; ——100ms时基信号,用于10KHZ档位测量 ——10ms时基信号,用于100KHZ档位测量 ——1ms时基信号,用于1MHZ档位测量 ——0
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2110
    • 提供者:张伯伦
  1. seg73

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  2. 递增方式在4位数码管上向上计数显示从0000-0001->0002……..9999….0000….0001…. -- 利用CPLD设计了一个4位十进制计数器,并用数码管显示当前计数值
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:201519
    • 提供者:田云
  1. 4位7段led灯控制

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  2. 4位7段led灯的控制,0000-9999动态显示
  3. 所属分类:VHDL编程

  1. V3(2)

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  2. 设计一个7段数码管译码器,带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入,SW3为高位,SW0为低位。 将输出的结果在HEX1,HEX0显示。当输入为‘0000’~‘1111’显示为00~15, 2. 带数码管的4位可逆计数器 将实验三的结果在数码管上显示。结合上次实验,将4位可逆计数器,数码管显示,分别作为两个子模块,实现在数码管上显示的4位可逆计数器。-Design of a 7-s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:334458
    • 提供者:weijian
  1. shumaguan.rar

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  2. 用CPLD驱动数码管,实现从0000计到9999,数码管是用动态显示,程序用VERILOG完成的,CPLD drives with digital control, of from 0000 to 9999, digital control is a dynamic display, the program completed with VERILOG
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:1460518
    • 提供者:wagjur
  1. 4-16

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  2. 4-16译码器。按0000-1111编码,相应的得到输出。下载后可实现-4-16 decoder. Encoded by 0000-1111, the corresponding receive output. Download can be realized
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:48857
    • 提供者:熊熊
  1. ALU1

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  2. ALU 指令格式(16位) op DR SR fun 0--3 4—7 8--11 12--15           指令类 OP码 指令 FUN 功能描述 控制 0000  NOP 0000 空指令 HLT 0001 停机 有条件跳转 0010  JZ 0000 Z=1,跳转 JC 0001 C=1,跳转 JNC 0010 C=0,跳转 JNZ 0100 Z=0,跳转 Jump 0101 无条件跳转 LOAD 001
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:1078
    • 提供者:翟志强
  1. LED_0000_9999

    1下载:
  2. 7段数码管动态显示0000-9999,vhdl语言-7-segment LED dynamic display of 0000-9999, the VHDL language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1445
    • 提供者:黄鹏
  1. lock

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  2. 功能: 1、 密码输入:每按下一个键,要求在数码管上显示,并依次左移; 2、密码清除:清除密码输入,并将输入置为”0000”; 3、密码修改:将当前输入设为新的密码; 4、上锁和开锁。-Features: 1, enter the password: press a key for each request in the digital tube display, and turn left 2, password clear: to remove the password i
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:155297
    • 提供者:谢柳
  1. vhdl

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  2. 数码管现实bcd码的解码过程,0000-1001用数码管现实译码结果-Bcd nixie tube reality code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2639
    • 提供者:taoli
  1. jishuqi8421

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  2. 用VHDL语言实现8421码的十进制计数器,状态变化0000->0001->0010->0011->0100->0101->0110->0111->1000->0000.循环往复。 -VHDL language with 8421 yards of the decimal counter, a state of change 0000-> 0001-> 0010-> 0011-> 0100-> 0101-&g
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:172968
    • 提供者:deng
  1. mimasuo

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  2. 设计一个具有较高安全性和较低成本的通用电子密码锁,其具体功能要求如下:(1) 数码输入:每按下一个数字键,就输入一个数值,并在显示器上的最右方显示出该数值,同时将先前输入的数据依序左移一个数字位置。(2) 数码清除:按下此键可清除前面所有的输入值,清除成为“0000”。(3) 密码更改:按下此键时会将目前的数字设定成新的密码。(4) 激活电锁:按下此键可将密码锁上锁。(5) 解除电锁:按下此键会检查输入的密码是否正确,密码正确即开锁。 -Design of a high security
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:2290
    • 提供者:kxsh
  1. baheyouxiji

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  2. 拔河游戏机, 1、 设计一个能进行拔河游戏的电路。 2、 电路使用15个(或9个)发光二极管,开机后只有中间一个发亮,此即拔河的中心点。 3、 游戏双方各持一个按钮,迅速地、不断地按动,产生脉冲,谁按得快,亮点就向谁的方向移动,每按一次,亮点移动一次。 4、 亮点移到任一方终端二极管时,这一方就获胜,此时双方按钮均无作用,输出保持,只有复位后才使亮点恢复到中心。 5、 用数码管显示获胜者的盘数。教学提示: 1、 按钮信号即输入的脉冲信号,每按一次按钮都应能进行有效的计数。 2、 用可逆计数器的加
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:6109
    • 提供者:kxsh
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