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搜索资源列表

  1. sixuanyi

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  2. 四选一选择器,输入四个,输出1个.当NM=00时选A 当NM=01时选B 当NM=10时选C 当NM=11时选D-four elected a selector, the importation of four, Output 1. When NM = 00 A at the election when NM = 01 am when the election NM B = C 10:00 when the election NM = 11:00 election D
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:13594
    • 提供者:赵总令
  1. byvhdstopwatchl

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  2. 1.高精度数字秒表(0.01秒的vhdl语言实现) 2.具有定时,暂停,按键随机存储,翻页回放功能; 3.对30M时钟分频产生显示扫描时钟 4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔,可控性高。 5.模块化设计,其中的许多函数可以成为vhdl语言的通用经典例子(包含分频电路设计,动态扫描时钟设计,译码电路设计,存储器设计,存储回放显示设计)-1. High-precision digital stopwatch (0.01 seconds vhdl la
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1995
    • 提供者:方周
  1. VerilogHDLchinapub

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  2. Verilog HDL硬件描述语言 01简介.PDF 02HDL指南.PDF 03语言要素.PDF 04表达式.PDF 05门电平模型化.PDF 06用户定义原语.PDF 07数据流模型化.PDF 08行为建模.PDF 09结构建模.PDF 10其它论题.PDF 11验证.PDF 12建模实例.PDF 13语法参考.PDF-Verilog HDL Hardware Descr iption Language Introduction 01. P
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:4837617
    • 提供者:
  1. VHDL-XILINX-EXAMPLE26

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  2. [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3688067
    • 提供者:fuhao
  1. adc0809

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  2. 基于北京革新公司出品的EDA实验工具箱的数模转换程序。该程序将输入的5V信号从01至FF量化并通过2位数码管进行显示。量化精度为0.1v。编译环境为quartusll.5.1版本。fpga芯片为EP18CQ240C6
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:162428
    • 提供者:ck
  1. SPIsend.rar

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  2. Verilog HDL的程式,上網找到SPI程式, vspi.v這程式相當好用可用來接收與傳送SPI,並且寫了一個傳輸信號測試,spidatasent.v這程式就是傳送的資料,分別為00 66... 01 77...... 02 55這樣的資料,並透過MAX+PULS II軟體進行模擬,而最外層的程式是test_createspi.v!,Verilog HDL programs, Internet find SPI program, vspi.v this very useful progra
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:146157
    • 提供者:Rick
  1. FPGA_NES

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  2. 这是用FPGA开发NES游戏机的一些资料,  这份文档目前的版本是  0.01  版,只对  NES  的  CPU、内存、系统概况和  PPU  进行了初步介绍-This is the NES game with the FPGA development some of the information, this document is the 0.01 version of the current version, only t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:584088
    • 提供者:马兴旺
  1. stopwatch

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  2. 此程序实现计时秒表功能,时钟显示范围00.00~99.99秒,分辨度:0.01秒 采用PIC16F877单片机,6位数码管显示 开发平台:MPLAB IDE v8.30 类型:工程文件(内有C源码),已验证通过-This program achieved stopwatch function, clock display range 00.00 to 99.99 seconds Resolution: 0.01 seconds using PIC16F877 microcontro
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-03-06
    • 文件大小:30720
    • 提供者:jiayuan
  1. 123654vhaing

    0下载:
  2. 八音自动播放电子琴设计 vhdl源码,文件内有具体注释 [VHDL-XILINX-EXAMPLE26.rar] - [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9- -Octave electronic keyboard play aut
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:231894
    • 提供者:杨领超
  1. 01.ISE8.2

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  2. 这个是我用的合众达试验箱里面的资料。合众达试验箱里面集成的是xilinx的virtex4,这个是在ise环境中审计的程序,包括led,da/ad转换实验,键盘实验,以及rtc读取和lcd显示等。-vhdl programs that used by xilinx virtex4
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-01
    • 文件大小:14129382
    • 提供者:肖姗姗
  1. disanci

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  2. 5位的操作数X和Y输入后暂存在寄存器A和B中,两位的操作控制码control暂存在寄存器C中,按照control码的不同,分布实现下列操作: 00控制X+Y 01控制X-Y 10控制X and Y 11控制 X xor Y 运算结果暂存在寄存器D中,然后输出。 -5 of the operand X and Y after the temporary importation of A and B in the register, the two operational c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:408335
    • 提供者:ALEX
  1. logic

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  2. 5位的操作数X和Y输入后暂存在寄存器A和B中,两位的操作控制码control暂存在寄存器C中,按照control码的不同,分布实现下列操作: 00控制X+Y 01控制X-Y 10控制X and Y 11控制 X xor Y 运算结果暂存在寄存器D中,然后输出。 -5 of the operand X and Y after the temporary importation of A and B in the register, the two operational c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1597
    • 提供者:ALEX
  1. account

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  2. Verilog 实现的电话计费器 信号定义:decide: 电话局反馈回来的信号,代表话务种类,“01”表示市话,“10”表示长话,“11”表示特话;-Verilog-based telephone billing device
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1149
    • 提供者:chenk
  1. watch

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  2. 用VHDL设计实现秒表功能:秒表功能包括开始/暂停键和清零键,精度要达到0.01秒,所以计数显示共有八个数码管,而每个数码管又有八个管脚,因此采用扫描显示的方法,减少管脚数量。时钟脉冲由最低位给入,采用异步方式驱动更高位的计数,时钟频率应该为100Hz,通过数码管显示,共有八个数码管,所以扫描频率应在100Hz的8倍以上。(付按键消抖代码)-VHDL design with a stopwatch functions: stopwatch features include Start/PAUSE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:27292
    • 提供者:李月
  1. fsm_mo10counter

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  2. 模十计数器,状态机,用状态机控制计数器,00为保持,01为加1计数,02为+2计数-module10 counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:639
    • 提供者:
  1. unishift

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  2. An universal shift register performs the following tasks load, right shift ,left shift and parallel load as the selection inputs are 00,01,10,11 respectively. Such a register is implemented here in Quartus.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1393
    • 提供者:sidd
  1. manchester_encoding

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  2. 用电压的变化表示0和1.规定在每个码元中间发生跳变.高→ 低的跳变表示0,低→ 高的跳变表示为1,也就是用01表示0,用10表示1.每个码元中间都要发生跳变,接收端可将此变化提取出来作为同步信号,使接收端的时钟与发送设备的时钟保持一致.-With the voltage changes that have 0 and 1. Provides that each code element transitions occurring in the middle. High to low transi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1118
    • 提供者:xp
  1. 01

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  2. 有关VHDL语言,对于EDA实验中交通灯的设计 是硬件和软件的结合-The VHDL language, for the EDA experiments traffic lights is designed to be a combination of hardware and software
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:876
    • 提供者:menghang
  1. stop_watch

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  2. 实现跑表功能精确度为0.01秒。(使用ACEX1K系列EP1K30TC144-3芯片)-Stopwatch function to achieve an accuracy of 0.01 seconds. (Using ACEX1K series EP1K30TC144-3 chip)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:189145
    • 提供者:Haifengqingfu
  1. OV7690_v1.01

    0下载:
  2. OmniVision color CMOS VGA (640 x 480) CameraChip™ sensor with OmniPixel3-HS™ technology OV7690 Datasheet, Version 1.01-OmniVision color CMOS VGA (640 x 480) CameraChip™ sensor with OmniPixel3-HS™ technology OV7690 Datasheet, Ver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:499241
    • 提供者:printkxxx
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