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Convolutional encoding and Viterbi decoding with k
- 卷积码编码和维特比解码 当K为7 时 供大家参考Convolutional encoding and Viterbi decoding with k 7 rate 1 2 -convolutional coding and Viterbi decoding when K 7:00 for reference convolutional encoding and Viterbi decoding with k 1 2 7 rate
Example-2-1
- 这些是verilog的开发实例,仅供参考.实例1-These are examples of the development of Verilog, for reference purposes only. Example 1
FIR31
- 设计一个线性相位FIR滤波器（31阶） 输入8位，输出8位,H(n)={1,2,0,-2,-2,1,6,6,-1,-13,-21,-11,22,69,111,128,111,……2,1} H(n)具有对称性。 输入信号范围 [±99，0，0，0， ±70，0，0，0， ±99，0，0，0， ±70，…]
I2C_1.1
- Simple I2C controller -- 1) No multimaster -- 2) No slave mode -- 3) No fifo s -- -- notes: -- Every command is acknowledged. Do not set a new command before previous is acknowledged. -- Dout is available 1 clock cycle later as cmd_a
9.1_ONE_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述 9.1.4 逻辑框图 9.1.5 延时模块的详细描述及仿真 9.1.6 功能模块Verilog-HDL描述的模块化方法 9.1.7 输入检测模块的详细描述及仿真 9.1.8 计数模块的详细描述 9.1.9 可编程单脉冲发生器的系统仿真
ScanKb
- 共阳极连接的键盘扫描程序 PC5 PC4 PC3 PC2 PC1 PC0 PC10 0 1 2 3 17 18 PC9 4 5 6 7 19 20 PC8 8 9 10 11 21 22 PC7 12 13 14 15 23 24 PC6 16 25 -total anodic bonding keyboard scanning procedures PC5 PC4 PC3 advection The position PC0 PC10 0 1 2 3 17 1
lctl_1.2
- CPLD的例子程序1,EPM7128芯片,ISA总线
3-1
- 自动卖报机，5分一份，有1，2，5分类型的硬币。verilog状态机
DDR2_module_VHDL_test(Rev0.1)
- ddr 2 接口读写测试模块 ddr 2 接口读写测试模块
crc_16
- 利用verilog实现的一个（2,1,2）卷积码的编码器,很有用的哟!
Example-b8-1
- 使用ModelSim对Altera设计进行功能仿真 对于没有使用到Altera的MegaWizard或LPM的设计而言，功能仿真比较简单，读者只需依据8.2.5小节描述的步骤依次执行即可，对于使用了MegaWizard或LPM的设计，则必需在仿真时指定相关的Altera库
sha-1.rar
- 本算法基于leon2协处理器接口标准，内含testbench，在modelsim中仿真通过，在ise9.2中综合及后仿真通过。,The algorithm is based on the leon2 co-processor interface standard, including testbench, ModelSim simulation in the adoption, in ise9.2 integrated and adopted after the simulation.
eetop.cn_licgen_ise_13.1
- this the license genarator for xilinx ISE DESIGN SUIT 13.1 -this is the license genarator for xilinx ISE DESIGN SUIT 13.1
TLM-2.0.1
- SystemC TLM 2.0.1 2009/7/15 最新源码和文档。-The latest SystemC TLM 2.0.1 7/15/2009 source code and documents
Zet-1.1.2
- 這是一個開放的執行情況等廣泛使用的IA - 32架構（一般稱為 x86）的。這個項目是很新，但它可以合成一個可配置的設備，如FPGA或CPLD的，或作出一個定制的ASIC。兩個 FPGA板目前支持：賽靈思 ML403和Altera DE1。 玩沙丘2在MS - DOS平台上運行的中興通訊。看到一些其他的圖片。 玩沙丘2在MS - DOS平台上運行的中興通訊。看到一些其他的圖片。 這個項目是很複雜的，是在一個非常早期的發展階段。只有16位的一部分（即該80186分之8086）的支持，看
3-1
- 1,2,5分钱 自动报纸售卖机 verilog写的-1,2,5 cents a newspaper vending machines, automatic writing verilog
Zet-1.2.0
- 在DE1开发板上运行Windows系统，编写语言是Verilog-failed to translate
ESLA601-User-Manual-v-1.2
- ESLA601 逻辑分析仪手册 1.2 版本 中文.-ESLA601 user manual，chinese v1.2.
1-2
- 基于altera de2 development an education board板的 例程1-2-altera de2 development an education board
uvm-1.2.tar
- Archive that shoul contain UVM_1.2