搜索资源列表
ADD_SUB
- 11,13,16位超前进位加法器的Verilog HDL源代码。-11,13,16-CLA for the Verilog HDL source code.
FIR31
- 设计一个线性相位FIR滤波器（31阶） 输入8位，输出8位,H(n)={1,2,0,-2,-2,1,6,6,-1,-13,-21,-11,22,69,111,128,111,……2,1} H(n)具有对称性。 输入信号范围 [±99，0，0，0， ±70，0，0，0， ±99，0，0，0， ±70，…]
sixuanyi
- 四选一选择器,输入四个,输出1个.当NM=00时选A 当NM=01时选B 当NM=10时选C 当NM=11时选D-four elected a selector, the importation of four, Output 1. When NM = 00 A at the election when NM = 01 am when the election NM B = C 10:00 when the election NM = 11:00 election D
rs_decoder_31_19_6.tar
- Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1
VerilogHDLchinapub
- Verilog HDL硬件描述语言 01简介.PDF 02HDL指南.PDF 03语言要素.PDF 04表达式.PDF 05门电平模型化.PDF 06用户定义原语.PDF 07数据流模型化.PDF 08行为建模.PDF 09结构建模.PDF 10其它论题.PDF 11验证.PDF 12建模实例.PDF 13语法参考.PDF-Verilog HDL Hardware Descr iption Language Introduction 01. P
9.1_ONE_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述 9.1.4 逻辑框图 9.1.5 延时模块的详细描述及仿真 9.1.6 功能模块Verilog-HDL描述的模块化方法 9.1.7 输入检测模块的详细描述及仿真 9.1.8 计数模块的详细描述 9.1.9 可编程单脉冲发生器的系统仿真
9.5_PULSE_WIDTH
- 基于Verilog-HDL的硬件电路的实现 9.5 脉冲周期的测量与显示 9.5.1 脉冲周期的测量原理 9.5.2 周期计的工作原理 9.5.3 周期测量模块的设计与实现 9.5.4 forever循环语句的使用方法 9.5.5 disable禁止语句的使用方法 9.5.6 时标信号发生模块的设计与实现 9.5.7 周期计的Verilog-HDL描述 9.5.8 周期计的硬件实现 9.5.9 周期测
verilogshejiMiLeJIEMAQI
- 用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保
ISE_11.1_licgen_v2.rar
- 这是赛灵思公司新出的ISE 11的破解方法，很有用的啊，详细的应用见里面的介绍啊。,This is the new Xilinx ISE 11 out of the crack method, very useful, ah, the application of detailed introduction see inside ah.
Crack_QII_11.1_Window11.1
- altera quartus 11.1破解版-altera quartus 11.1破解版工具
quartus.ii.11.0-crack
- 这是最新版的quartus11.0的破解文件，怎么做我就不说了，里面说的很清楚，我已经尝试，保证能用！希望大家学习愉快！ 另外此破解只做内部测试交流，切勿用于商业用途，否则后果自负，请勿广泛传播。-This is the latest version of the quartus11.0 the crack file, how do I do not say, which made it very clear, I have tried, guaranteed to last! Hope y
Qsys_nios2
- 本教程使用最新的Quartus 11.0sp1+Nios 11.0sp1开发工具。在最新的Quartus II软件中，使用了全新的Qsys进行SOPC系统的构建。 较之以前版本使用SOPC Builder构建有了很大的不同。 本教程为Altera最新的官方Tutorial。 一步步教你使用Qsys构建Nios II系统，并使用Nios II SBT开发应用程序。-This tutorial uses the latest Quartus 11.0sp1+ Nios 11.0sp1 d
quartus-11.0-crack
- quartusⅡ+11.0破解器,最新版quartus破解软件，可用。-quartus Ⅱ+11.0 cracker
Desktop
- un crack pra quartus II 11.0 sp1
QIIv11.0_all_dll.ZIP
- dll for quartus ii 11.0
eetop.cn_quartus_ii_11.0_sp1_patched_sys_cpt_dll.
- dll for quartus ii 11.0 windows
15-11
- 衍生（15,11）汉明码的设计，编码程序-Derivative (15, 11) han plain code design, code programs
led2
- nios ii 流水灯源程序，采用quartus ii 11.0,nios ii 11.0,qsys构建CPU，由本人亲自编写，并下载至电路板验证流水灯成功-nios ii water lights, quartus ii 11.0 nios ii 11.0 qsys build the CPU, I personally prepared and downloaded to the board verification of light water
11位巴克码序列峰值检测器
- （1）能够检测巴克码序列峰值； （2）在存在1bits错误情况下，能够检测巴克码序列峰值 （3）具体说明参见说明文档((1) the spike sequence of Barker code can be detected; (2) the spike sequence of Barker code can be detected under the condition of 1bits error)
phy802.11
- 基于802.11物理层fpga代码开发，包括发送和接收端，可用于原型验证和后期开发参考(802.11 the physical fpga based on code development, including sending and receiving end, can be used in the prototype test and late development reference)