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  2. 调用总共四个计数器(两个六进制,两个十进制,六进制计数器可由实验五的程序做简单修改而成)串起来构成异步计数器,计数器的值,通过实验九串行扫描输出。用1Hz连续脉冲作为输入,这样就构成一个简单的1h计时器。带一个清零端。 输入:连续脉冲,逻辑开关;输出:七段LED。 -Called a total of four counters (two six-band, two decimal, hexadecimal counter by six experimental procedure
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:6380
    • 提供者:李小勇
  1. clk

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  2. 这是一个数字秒表的设计。几时周期为0.01s-1h。带有计数器的清零端,还有一个秒表的计时起止控制开关,最后计时信息显示在数码管上。-This is a digital stopwatch design. When a period of 0.01s-1h. Cleared with the end of the counter, and a stopwatch start and end time-control switch, the last time the information di
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:1082
    • 提供者:linpy
  1. dclock

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  2. 数字秒表设计:设计计时范围为0.01—1h的数字秒表,程序分为分频,计数和显示三个模块-Digital stopwatch design: the design timing range of 0.01-1h digital stopwatch program is divided into three divider, counting and display module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2579
    • 提供者:万里
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