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9.8_DISP256_GUO
- 基于Verilog-HDL的硬件电路的实现 9.8 基于256点阵的汉字显示 9.8.1 单个静止汉字显示的设计原理及其仿真实现 9.8.2 单个静止汉字显示的硬件实现 9.8.3 多个静止汉字显示的设计原理及其硬件实现 9.8.4 单个运动汉字显示的设计原理及其硬件实现 9.8.5 多个运动汉字显示的设计原理及其硬件实现 -based on Verilog-HDL hardware Circuit of 9.8 based on t
DDS_Power
- FPGA上的VERILOG语言编程。通过查找表实现直接数字频率合成。在主控部分通过键盘选择正弦波，方波，三角波，斜波，以及四种波形的任意两种的叠加，以及四种波形的叠加；通过控制频率控制字C的大小，以控制输出波形频率，实现1Hz的微调；通过地址变换实现波形相位256级可调；通过DAC0832使波形幅值256级可调；通过FPGA内部RAM实现波形存储回放；并实现了每秒100HZ扫频。-FPGA on the verilog language programming. Lookup table thr
sobel
- 这是本人自己编写的可用于256*256大小的图像进行sobel边缘检测的vhd文件，可在QuartusII或MaxplisII下综合和仿真，并在FPGA上测试过。可以进行修改支持其他大小图像的sobel边缘检测，同时还可以实现其它的图像模块化处理算法，例如高斯滤波，平滑等。-this is my own preparation for the 256 * 256 size of the image segmentation Edge Detection vhd document in the n
dds_8bit
- rom地址宽度8位，256个正弦波数据。频率控制字可以步进，具有清零功能。
ram_256
- 在Quartus中实现256的RAM，经过实际的应用验证，没有问题的
NCO_sin
- 基于FPGA的NCO设计,采用查表方法.八位地址线,一个周期采点256个,输出八位数据.
LPM_ROMsin_signal_generator(12×256)MAX502
- 基于芯片MAX502的十二位并行DAC芯片的程序，利用FPGA中的ROM查表进行数据存储
RS232uart(VHDL)
- 256字节深度的RS232串口程序,共分4个模块,顶层文件\\FIFO程序\\串口收和串口发.经过测试已用于产品.可靠!
CCD相机采集
- CCD相机在PCI总线的采集程序，像元数320*256
256.16-RAM
- VHDL语言编写，实现256×16RAM块功能，稍加修改即可改变RAM块的容量-VHDL language, achieving 256 ×16RAM block .A little change can change the capacity of the block RAM
fft
- 用VHDL语言来实现256点FFT的算法-256 FFt the VHDL implementation
fft
- 基于VHDL语言编写的FFT程序，256点，旋转因子存在自己编写的ROM里面，乘法器和数据存储采用的是IP核-FFT-based program written in VHDL, 256 points, there is rotation factor which I have written the ROM, multiplier, and data storage is used in IP core
cf_fft_256_8
- This is a source code of 256 point fft architecture. This code is also available with opencores-This is a source code of 256 point fft architecture. This code is also available with opencores
aes
- 高级加密标准AES的FPGA实现，支持128，256密钥长度格式-Advanced Encryption Standard AES, FPGA implementation to support 128,256 key length format
pipelined_fft_256_latest
- FFT的ip核，是256位的，可以用在FPGA上进行FFT操作。-FFT' s ip core, is 256, and can be used in FPGA on FFT operation.
aes_core.tar
- 基于FPGA平台的256为AES加密IP核-FPGA-based platform for the AES encryption IP core 256
fft256
- quartus ii 中利用ip核生成fft模块，实现256点fft功能-quartus ii the use of nuclear generation fft ip module to achieve the 256 point fft function
SHA-256
- 基于FIPS 180-4标准的SHA-256算法的verilog HDL实现-SHA-256 algorithm based on FIPS 180-4 standard verilog HDL implementation
1440 900的256色显示
- 在FPGA上实现分辨率为1440*900的vga的256色显示
256FFT
- 256 point FFT Implemention